13fpga的設計流程-文庫吧在線文庫
【正文】 整個設計劃分（分割）成多塊，并裝入同一系列的多片器件中去。對 EPLD／ CPLD來說，是產(chǎn)生熔絲圖文件，即 JED文件。 基于 MAX十 plusⅡ 的設計流程 ? MAX＋ plusⅡ 是 Altera提供的 FPGA／ CPLD開發(fā)集成環(huán)境。 項目處理基本步驟 ? 項目處理包括以下基本步驟： ? ①消息處理器自動定位錯誤； ? ②邏輯綜合與試配。 4. 器件編程 ? MAX＋ plusⅡ 編程器使用編譯器生成的編程文件對 Altera器件進行下載編程，它可用來進行器件編程、校驗、檢查、探測空白及功能測試。也可以采用一些別的方法優(yōu)化和提高輸入的靈活性，如混合設計格式，利用 LPM和宏功能模塊來加速設計輸入。 QuartusⅡ 軟件的編譯設置指南可以輕松地幫助用戶完成編譯設置。沒用的單元為白色，使用過的單元為彩色并互相連接。在缺省情況下，在編譯之后一般自動調(diào)用延時分析，也可以禁止調(diào)用。該編程器和編程硬件（ ByteBlasterMV與MasterBlaster通信電纜）很容易地在幾分鐘內(nèi)就可以編程或配置一個工作芯片。 表 設計輸入方式特性比照表 2. 綜合 ? 在 ISE系列軟件中， Xilinx公司推出了自己的綜合工具 XST，并支持第三方綜合工具，如 Synplify、 FPGA Express等。 （ 2）映射（ Map） ? 在映射過程中，當前設計的 NGD文件將被映射為目標器件的特定物理單元（如 C LB、 IOB），并保存在 NCD文件中。 （ 4）時間參數(shù)提取 ? 時間參數(shù)提取將生成當前設計的含有時間參數(shù)的返標網(wǎng)表，該返標網(wǎng)表將用于時序仿真。不同的 FPGA產(chǎn)品可以采用不同的下載配置模式。通過計算各信號之間的時間延遲，時序仿真可以有效地分析設計中可能存在的競爭和冒險，從而確定設計的實際工作性能。 （ 3）布局布線 ? 通過讀取當前設計的 NCD文件，布局布線將映射產(chǎn)生的物理單元在目標器件上放置和連接，并提取相應的時間參數(shù)。在功能仿真過程中， ISE系列軟件支持波形仿真激勵和硬件描述語言仿真激勵。不同版本類型的 ISE軟件在性能上略有區(qū)別。 ? ①波形方式輸入： .vwf（向量波形文件）是 QuartusⅡ 中最主要的波形文件； .vec（向量文件）是 MAX＋ PLUSⅡ 中的文件，主要是為了向下兼容； .tbl（列表文件）用來將 MAX＋ PLUSⅡ 中的 .scf文件輸入到 Quartus Ⅱ 中。 3. 延時分析和仿真 ? 1）延時分析 ? QuartusⅡ 支持對單個時鐘或多個時鐘的延時分析：單個時鐘的延時分析包括 Fmax（最大時鐘頻率及最差情況下的寄存器到寄存器的延時）、 Tsu（建立時間）、 Th（保持時間）、 Too（時鐘到輸出時間）、 Tm（各個引腳之間的延時）及整個系統(tǒng)的 Fmax（包括引腳上的輸入輸出延時）。如果編譯后有錯誤和警告信息，就要對設計原文件進行修改，再重新編譯直到無錯誤和警告信息為止。在編譯過程中和編譯后，用戶都能在編譯結(jié)果報告窗口看到結(jié)果。 ? 基于 QuartusⅡ的設計流程如圖。 ? ⑥產(chǎn)生用于仿真的工業(yè)標準格式。 MAX＋ plusⅡ 強大的集成功能允許信息在各種應用程序間自由交流，設計者可在一個工程內(nèi)直接從某個設計文件轉(zhuǎn)換到其他任何設計文件，而不必理會設計文件是圖形格式、文本格式，還是波形格式。基于 SRAM的 FPGA可以由 EPROM或其它存儲體進行配置。 5．時序仿真 ? 時序仿真又稱后仿真或延時仿真。 （ 1）語法檢查和設計規(guī)則檢查 ? 設計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關(guān)鍵字有無輸錯等各種語法錯誤，并及時列出錯誤信息報告供設計人員修改，然后進行設計規(guī)則檢驗，檢查總的
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