復(fù)雜可編程邏輯器件-wenkub
2023-01-19 00:40:17 本頁面
【正文】 ）構(gòu)成 。兩種模塊以及 I/O模塊通過 通用互連矩陣 連接 。 小規(guī)模 PLD 互聯(lián)資源 (a) (b) (c) 圖 833 CPLD三種全局互聯(lián)結(jié)構(gòu)示意 CPLD的分區(qū)陣列結(jié)構(gòu) 分區(qū)陣列結(jié)構(gòu) ， 即將整個器件分為若干個區(qū) 。 ２ ． “ 隱埋 ” 觸發(fā)器結(jié)構(gòu) 在 CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個或兩個以上的觸發(fā)器 ， 其中只有一個觸發(fā)器可與 I/O引出端相連 ， 其余均為 “ 隱埋 ”觸發(fā)器 。 復(fù)雜可編程邏輯器件 （ CPLD） 概 述 CPLD的基本結(jié)構(gòu) CPLD的分區(qū)陣列結(jié)構(gòu) 典型器件及應(yīng)用舉例 Complex Programmable Logic Device 器件名稱 集成規(guī)模 /門 I/O端數(shù) 宏單元數(shù) 觸發(fā)器數(shù) 編 程 EPM9560 12 000 216 560 772 EEPROM EPM5032 600 24 32 32 EPROM EPF10K10 10 000 134 (1) 720 SRAM EPX8160 3 200 172 160 160 快閃 SRAM AT5100 5 100 52 52 128 EPROM ATV750 750 10 10 20 EPROM pLSI3320 14 000 160 320 480 EEPROM pLSI2032 1 000 32 32 32 EEPROM M5512 20 000 256 512 512 EEPROM XC4025 25 000 192 (2) 2 560 SRAM XC7354 (3) 54 54 108 EPROM 表 831 部分 CPLD產(chǎn)品 (1)有 576個邏輯單元； (2)有 1 024個可編程邏輯模塊； (3)等效 6個 PAL22V10 概 述 CPLD大致可以分為兩類 ， 一類是由 GAL器件發(fā)展而來 ，其主體是 與 陣列和宏單元結(jié)構(gòu) ， 稱為 CPLD的 基本結(jié)構(gòu) ；另一類是 分區(qū)陣列結(jié)構(gòu) 的 CPLD。 它們不與 I/O引出端相連 ， 但有自己的內(nèi)部輸入信號 ，其輸出可以通過相應(yīng)的緩沖電路反饋到 與 陣列 ， 構(gòu)成較復(fù)雜的時序電路 。 有的區(qū)包含若干個 I/O端 、 輸入端及規(guī)模較小的 與 、 或 陣列和宏單元 ， 相當(dāng)于一個小規(guī)模的 PLD；有的區(qū)只是完成某些特定的邏輯功能 。 FFB 和 FB 都采用GAL型結(jié)構(gòu) 。 邏輯圖 ２ ． 多陣列矩陣 MAX（ Multiple Array Matrix） 結(jié)構(gòu) MAX結(jié)構(gòu)中 ， 每個宏單元有一個可編程的 與 陣列 和一個固定的 或 陣列 ， 以及一個具有獨立可編程時鐘 、 時鐘使能 、 清除和置位功能的 可配置觸發(fā)器 。 ３ ． 靈活邏輯單元陣列 FLEX（ Flexible Logic Element Matrix）結(jié)構(gòu) 邏輯圖 FLEX結(jié)構(gòu)由嵌入陣列塊 EAB、 邏輯陣列模塊 LAB、 邏輯單元 LE、 I/O單元 IOE和行列快速互連通道構(gòu)成 。 EAB由 RAM/ROM和相關(guān)的輸入 、 輸出寄存器構(gòu)成 。 通用邏輯塊 GLB由 與 陣列 、 乘積項共享陣列和邏輯宏單元構(gòu)成 。 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 ... ... 中 央 開 關(guān) 矩 陣 時鐘 GAL塊 GAL塊 圖 838 中央開關(guān)矩陣結(jié)構(gòu) (2) 中央開關(guān)矩陣結(jié)構(gòu) 中央開關(guān)矩陣結(jié)構(gòu)由多個GAL 塊 和一個中央可編程開關(guān)矩陣 互連而成 。 12 9 5 ≥1 1 2 C1 1D Q 2 快速時鐘 全局高速 輸出使能 前面宏單元 的乘積和 與 陣列 乘積項 控制 后面宏單元 的乘積和 每個宏單元 5個獨享乘積項 寄存器 透明控制 9個宏單元之一 反饋到 UIM 從引出端反饋到 UIM 9個來自 FFB 宏單元的反饋 24個來自 UIM的輸入 12個快速輸入 圖 8310 XC7354快速功能模塊 FFB原理圖 S/R (1) 快速功能模塊 （ FFB） 24個輸入，每個輸入可從三種輸入信號中選擇。 (2) 高集成度功能模塊 （ FB） 邏輯圖 FB
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