【正文】 （ Mega） 功能模塊 Altera的 CPLD高達 100萬門的集成度 ,使得在單個可編程器件中實現(xiàn)一個完整的數(shù)字系統(tǒng)成為可能。圖 MAX+PLUSⅡ 環(huán)境下的一個典型的 PLD開發(fā)周期圖。 高邏輯集成度的 CPLD為上述要求提供了很好的解決方案 。采用連續(xù)式互連結構 ,在整個芯片內提供快速 、 連續(xù)的信號延時 。 Altera的CPLD器件具有良好的性能 、 極高的密度和非常大的靈活性 ,它通過高集成度 、 多 I/O容量及最快的速度為用戶的各種需求提供有效的解決方案 ,極大地滿足了對 “ 在單可編程芯片系統(tǒng) ” （ Systemona Programmable Chip）日益增長的需求 。 圖 Altera器件與 CMOS器件的關系 。諸如對芯片內部電路的專業(yè)化改進也增強了系統(tǒng)性能 。 Altera器件密度從 300門到 100萬門 ,能夠集成現(xiàn)有的各種邏輯器件 ,包括小規(guī)模及大規(guī)模標準邏輯器件 、 PLD、 FPGA或 ASIC器件 。圖 1萬門邏輯所用的典型時間。為了推進這種高集成度器件的應用 ,進一步縮短設計周期 ,Altera提供了兆功能模塊并支持 AMPP（ Altera Megafunction Partners Program）功能。 兆功能模塊應用范圍包括從標準模塊 （ 如通用異步收 /發(fā)器控制器 UART） 到利用 PLD的特點改進的實例設計 。柔性 (可更改 )邏輯單元陣列 FLEX10K、FLEX8000及 FLEX6000系列 。 表 Altera器件性能對照表 。 APEX20K系列器件具有集 LUT、 PT和存儲器于一體的多核結構 ,這種特性能將各種子系統(tǒng)如處理器 、 存儲器及接口功能集成在單個芯片上 。MAX+PLUSⅡ ACEX1K系列器件的開發(fā)。嵌入式陣列是由一系列嵌入式陣列塊 （ EAB） 組成的 ,它能夠用來實現(xiàn)各種存儲器和復雜邏輯功能 。 所有這些特點使得 FLEX10K器件成為替代傳統(tǒng)專用門陣列的理想選擇 。 該系列器件的集成度為 2500～ 16000可用門 、 282～ 1500個寄存器以及 78～ 208個用戶 I/O引腳 。 低功耗維持狀態(tài)及在線重新配置等特點使得 FLEX8000非常適用于 PC機插卡 、 由電池供電的儀器以及多功能的電信卡 。 FLEX6000器件也含有可重構的 SRAM單元 ,設計者在設計初期直到設計測試過程中可以靈活 、 迅速地更改其設計 。MAX9000采用 EEPROM技術 。這些基于 EEPROM的器件組合傳輸延遲快至 ,16位計數(shù)器的頻率可達。 這種器件具有節(jié)能模式 ,用戶可以將信號通路或整個器件定義為低功耗模式 。這類器件的集成度為 600～ 3750可用門、 28～ 100個引腳。 這些基于EEPROM的器件組合傳輸延遲快至 ns,16位計數(shù)器頻率達 MHz。 Classic系列是 Altera公司最早的產品系列 ,其集成度可達 900可用門 ,68個引腳 。 FLEX10K系列器件 FLEX10K器件性能特點 FLEX10K系列器件是第一種嵌入式 PLD產品。 像標準門陣列一樣 ,嵌入式門陣列采用一般的門海 （ Sea―of―Gate ） 結構實現(xiàn)普通邏輯 ,因此 ,在實現(xiàn)大的特殊邏輯時會有潛在死區(qū) 。 在調試時 ,它允許設計者全面控制嵌入式宏邏輯和一般邏輯 ,可以方便地反復修改設計 。 嵌入式陣列和邏輯陣列結合而成的嵌入式門陣列的高性能和高密度特性 ,使得設計者可在單個器件中實現(xiàn)一個完整的系統(tǒng) 。 FLEX10K器件由Altera的 Quartus和 MAX+PLUSⅡ 開發(fā)系統(tǒng)支持。 ④ 高速度 :時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時 /過沖和時鐘倍頻 。實現(xiàn)快速加法 、 計數(shù) 、 比較等算術邏輯功能的專用進位鏈 。 ⑥ 支持多電壓 I/O接口 ,遵從 。 ⑨ 多種封裝形式 :引腳范圍為 84～ 600,封裝形式有TQFP、 PQFP、 BGA和 PLC等 。 另外 ,FLEX10K器件還包括六個用于驅動寄存器控制端的專用輸入引腳 ,以確保高速低失真 （ 小于 ） 控制信號的有效分布 。 EAB可單獨使用 ,也可組合起來使用 。 每個 LE包含一個 4輸入的查找表 （ LUT） 、 一個可編程觸發(fā)器 、 進位鏈和級連鏈等 。Fast Track互連 FLEX10K器件內部信號的互連和器件引腳之間的信號互連是由縱橫貫穿整個器件的快速通道（ Fast Track）互連提供的。 當 IOE作為專用時鐘引腳時 ,這些寄存器提供特殊性能 。 FLEX10K器件的結構如圖 。 IOE位于 Fast Track行線和列線的兩端 。 EAB的邏輯功能通過配置期間用只讀模式對 EAB編程產生一個大型 LUT來實現(xiàn) 。 EAB比 FPGA的優(yōu)點在于 :FPGA用小陣列分布式RAM塊實現(xiàn)板級 RAM功能 ,這些 RAM塊尺寸增大時其延時時間難以預測 。 相比之下 ,EAB的同步 RAM產生自己的 WE信號和與全局時鐘匹配的自定序信號 。 例如 ,兩個 256 8的 RAM塊可組成一個 256 16的 RAM,兩個 512 4的 RAM可以組合成一個 512 8的 RAM,如圖 。如圖 ,EAB提供了一個靈活的時鐘信號驅動和控制配置選項 ,EAB的輸入和輸出可以使用不同的時鐘。因為 LE驅動 EAB局部互連 ,所以 LE能控制 EAB的 WE信號或時鐘信號。 、 FLEX10KE器件進一步增強了FLEX10K系列的性能 。 LAB為 FLEX10K器件提供的 “ 粗顆粒 ” 結構 ,容易實現(xiàn)高效布線 ,不但能提高器件利用率 ,還能提高器件性能 。 LAB時鐘可以由器件的專用時鐘輸入引腳 、 全局信號 、 I/O信號或由 LAB局部互連信號直接驅動 。 全局控制信號也可以由 LE輸出直接產生 。 每個 LE都能驅動局部互連和Fast Track互連 ,如圖 。 LE有兩個驅動互連通道的輸出信號。因為寄存器和 LUT可以用作互不相關的功能 ,所以這一特性能夠提高 LE的利用率。 級聯(lián)鏈可以在最小的延時情況下實現(xiàn)多輸入邏輯 。 進位信號通過超前進位鏈從低序號 LE向高序號位進位 ， 同時進位到 LUT和進位鏈的下一級 。 通過鏈接 LAB來實現(xiàn)多于八個 LE的進位鏈 。 進位鏈不能跨過位于行中部的EAB。 寄存器在實現(xiàn)簡單加法器時被旁路掉 ,或在實現(xiàn)累加器時起作用 。 級聯(lián)鏈可使用“ 與 ” 邏輯或 “ 或 ” 邏輯來連接相鄰的 LE的輸出 。 為了易于布線 ,比一個 LAB長的級聯(lián)鏈既可以在同行中相鄰兩個偶數(shù) LAB之間跨躍級聯(lián) ,也可以在同行中相鄰兩個奇數(shù) LAB之間跨躍級聯(lián) 。 這個例子說明用 n個 LE實現(xiàn) 4n個變量的邏輯功能 。 每種模式下 ,LE都有七個有效輸入信號 ,包括四個來自 LAB局部互連的數(shù)據輸入信號 ,一個來自可編程寄存器的饋送信號以及來自前級的進位輸入和級聯(lián)輸入等 。 (1)正常模式 正常模式適用于一般邏輯應用和各種譯碼功能 ,它能夠發(fā)揮級聯(lián)鏈的優(yōu)勢。寄存器或 LUT可以同時用來驅動局部互連和 FastTrack互連。 DATA4信號能夠直接驅動寄存器 ,允許 LUT計算一個獨立于寄存器信號的邏輯功能 。 此時 ,可用寄存器驅動 Fast Track互連而用 LUT驅動局部互連 ,反之亦然 。例如 ,在加法器中 ,這個輸出是 a、 b和進位等三個信號的和。 這些控制信號來自 LAB局部互連的數(shù)據輸入 、 進位輸入和可編程寄存器輸出反饋 。 (4) 可清除計數(shù)模式 可清除計數(shù)模式與加 /減計數(shù)模式類似 ,它用同步清除 ,即用清除信號取代加 /減模式中的級聯(lián)信號 。 4）內部三態(tài)仿真 內部三態(tài)仿真提供了不為物理三態(tài)總線所局限的內部模擬三態(tài) 。 內部模擬三態(tài)總線將有競爭的三態(tài)緩沖器置低而將懸浮的三態(tài)總線置高 ,從而消除了這些問題 。 Quartus和 MAX+PLUSⅡ 編譯器在編譯時能自動選擇最好的控制信號實現(xiàn)清除 /置位功能。 圖 FLEX10K器件 LE的清除 /置位邏輯控制模式 V C C異步清除l a b c t r l 1 o rl a b c t r l 2D QP R NC L R NV C C異步置位C h i p W i d e R e s e tl a b c t r l 1 o rl a b c t r l 2 D QP R NC L R N異 步 清 除 與 置 位芯片復位l a b c t r l 2l a b c t r l 1D QP R NC L R N 圖 FLEX10K器件 LE的清除 /置位邏輯控制模式 D QP R NC L R NN O TN O T帶 有 異 步 清 除 的 異 步 裝 載l a b c t r l 1異步裝載d a t a 3數(shù)據芯片復位l a b c t r l 2清除D QP R NC L R NN O TN O T帶 有 異 步 清 除 的 異 步 裝 載l a b c t r l 1d a t a 3數(shù)據異步裝載芯片復位D QP R NC L R NN O TN O T帶 有 置 位 的 異 步 裝 載d a t a 3數(shù)據l a b c t r l 1l a b c t r l2預置異步裝載芯片復位 圖 FLEX10K器件 LE的清除 /置位邏輯控制模式 除了以上六種清除 /置位模式外 ,FLEX10K器件還提供了一個芯片級復位引腳 ,它能使器件內的所有的寄存器復位 ,這個特性的使用可在設計輸入時建立 。 Fast Track是遍布整個器件長寬的一系列水平和垂直的連續(xù)式布線通道 。每條行互連承載進出這一行中 LAB的信號 。 這四個信號通過雙 4選 1多路選擇器與兩個特定的行通道連接 。 來自列互連的信號 ,可能是 LE的輸出 ,也可能是 I/O引腳的輸入 。 例如 ,在一個 LAB中的 LE可以驅動通常由同一行相鄰的 LAB中的一個特定的 LE所驅動的行通道和列通道 ,反之亦然 。 例如 ,LABB3在第 B行 ,第三列 。 使用Quartus或 MAX+PLUSⅡ 編譯器的可編程反相選項 ,在需要時可以自動地將來自行 、 列互連的信號反相 。 外部控制總線使用高速驅動器 ,以使信號的失真最小 。 每個外部控制信號可由任意一個專用輸入引腳驅動 ,也可以由一個特定行中的每個 LAB中的第一個 LE驅動 。 內部產生的信號也能夠驅動全局信號 ,它同樣具有低失真 、短延時特性 。 類似地 ,IOE中的寄存器可以由全局復位引腳信號復位 。 2）列到 IOE的連接 當 IOE作為輸入信號時 ,它可以驅動兩個獨立的列通道 。每個 IOE能夠接通的列通道不同 ,如圖 (b)所示 。時鐘自舉電路還允許設計人員在器件中分布低速時鐘和倍頻時鐘 。 時鐘鎖定和時鐘自舉電路的輸出在器件中任何引腳上無效 。 在既需要倍頻時鐘又需要非倍頻時鐘的電路中 ,電路板上的時鐘線可接到器件的 GCLK1引腳 。 圖中雖然使用了原理圖 ,但也可以用 AHDL、 VHDL、VerilogHDL等方法實現(xiàn) 。 鉗位二極管也可用于限制外部電路的過沖 。 FLEX10K還支持打開一組引腳的鉗位二極管選項 ,使器件能橋接 PCI總線和 。 設計者可以在設計輸入過程中指定引腳間的擺率 ,也可以將器件中所有引腳設定為默認擺率 。 這些信號能夠由任意幾個器