[工學]第8章可編程邏輯器件-wenkub
2023-04-06 09:04:17 本頁面
【正文】 a）與門（ b） 輸出恒等于 0的 與門（ c） 或門 （ d） 互補輸出的緩沖器 （ e） 三態(tài)輸出的緩沖器 第八章 可編程邏輯器件 5 現(xiàn) 場 可編程邏輯陣列（ FPLA） 任何一個邏輯函數(shù)都可以寫成與或表達式的形式。如： 82S100是一個雙極型熔絲編程單元，其規(guī)格為16 48 8 為了控制輸出的極性，還經(jīng)常采用帶可編程異或的輸出結(jié)構(gòu)，如圖 . 圖 FPLA的異或輸出結(jié)構(gòu) XOR=1，倒相 XOR=0，不倒相 第八章 可編程邏輯器件 7 FPLA基本結(jié)構(gòu) 圖 時序邏輯型 FPLA的電路結(jié)構(gòu) M PR/OE 功能 0 0 輸出選通 0 1 輸出選通 觸發(fā)器清 0 1 0 輸出選通 1 1 輸出禁止 可編程模式 第八章 可編程邏輯器件 8 可編程陣列邏輯（ PAL） PAL是 70年代后期開始推出的一種 PLD器件，采用雙極型工藝，熔絲編程。 第八章 可編程邏輯器件 13 四、異或輸出結(jié)構(gòu) 圖 PAL的異或 輸出結(jié)構(gòu) 常用芯片有 PAL20 PAL20 PAL20 10等。 第八章 可編程邏輯器件 24 圖 GAL16V8的電路結(jié)構(gòu)圖 GAL電路結(jié)構(gòu)（以 GAL16V8為例） 1. 基本結(jié)構(gòu) ● 32 64位可編程與陣列 ● 8個 OLMC邏輯宏單元 ● 10個輸入緩沖器 ● 8個三態(tài)輸出緩沖器 ● 8個反饋 /輸入緩沖器 ● 組成或陣列的 8個或門包括在 8個OLMC中 第八章 可編程邏輯器件 25 2. 編程單元 ● 每個與陣列的編程交叉點上，都是 E2MOS編程單元。 如表 第八章 可編程邏輯器件 28 圖 GAL16V8結(jié)構(gòu)控制字的組成 異或門用于控制輸出函數(shù)的極性。 第八章 可編程邏輯器件 29 乘積項數(shù)據(jù)選擇器 PMUX也是 2選 1數(shù)據(jù)選擇器，它根據(jù) ACO、AC1(n)的狀態(tài)決定來自與邏輯陣列的第一乘積項是否作為或門的一個輸入。 ●輸出部分采用了類似于 GAL器件的 OLMC。 第八章 可編程邏輯器件 38 圖 ATMEL公司產(chǎn) AT22V10的電路結(jié)構(gòu)框圖 第八章 可編程邏輯器件 39 EPLD 的與 或邏輯陣列 圖 每組乘積項分為兩部分的可編程結(jié)構(gòu)（如 ATV750） 特點： ●每組乘積項的數(shù)目不完全相等；提高乘積項的利用率。 第八章 可編程邏輯器件 40 圖 與－或邏輯陣列的乘積項共享結(jié)構(gòu) （如 ALTER公司的 EP512） 第八章 可編程邏輯器件 41 EPLD的輸出邏輯宏單元（ OLMC） 1. AT22V10的 OLMC電路結(jié)構(gòu)圖 圖 AT22V10的 OLMC電路結(jié)構(gòu)圖 MUX1完成組合邏輯輸出和寄存器輸出組態(tài) XOR實現(xiàn)輸出極性選擇 MUX2完成反饋信號的選擇 同步預(yù)置 異步置 0 AT22V10的所有觸發(fā)器都是同步工作的，AR、 SP可由一個可編程的乘積項提供。 ●通過編程，可以靈活地組合各種數(shù)字系統(tǒng) ●缺點是傳輸時間是不確定的，限制了工作速度。 通過編程，可根據(jù)需要設(shè)置為輸入或輸出 ● 可編程邏輯模塊 CLB（ Configurable Logic Block)。 圖 XC2064的 IOB電路 G2的閾值是可編程的 XC2064中共用CLK G1禁止時，為輸入方式， G1工作時為輸出方式 第八章 可編程邏輯器件 47 二、 CLB XC2064具有 64個可編程的 CLB，排列成 8 8矩陣， 每個CLB包含組合和存儲電路以及控制電路，如圖 。 第八章 可編程邏輯器件 48 圖 XC2064中 CLB的 3種組態(tài) （ a） 四變量任意函數(shù) 。 在 C0C1C2C3的 16種不同取值下，得到 A和 B的 16種函數(shù)關(guān)系，如表 。 MUX4可以選組合電路輸出 G，也可以選輸人變量 D作為異步置零信號。下面仍以XC2022系列 FPGA為例，說明裝載的過程。 第八章 可編程邏輯器件 57 A0～ A15是地址代碼輸出端，裝載開始便自動地順序輸出地址代碼 )給EPROM。 M0是專用引腳， M2是裝載結(jié)束后的 I/O腳之一， M1是回讀信號端 . 第八章 可編程邏輯器件 58 PWRDWN是掉電輸人信號。 DOUT是數(shù)據(jù)輸出端， 在裝載過程中，寫人數(shù)據(jù)的同時就把數(shù)據(jù)又變成串行數(shù)據(jù)從 DOUT端輸出，可作為另一片 FPGA的串行數(shù)據(jù)輸人。 CCLK為時鐘引腳。如果在裝人數(shù)據(jù)的過程中 RESET端，出現(xiàn)低電平輸人信號，則編程數(shù)據(jù)存儲器將被清除，重新開始裝載過程。 第八章 可編程邏輯器件 60 圖 XC2064的主并裝載模式 （ a） 電路接法 （ b） 寫入數(shù)據(jù)的時序圖 第八章 可編程邏輯器件 61 圖 石英晶體振蕩器電路 第八章 可編程邏輯器件 62 圖 裝載過程的流程圖 接通電源后，內(nèi)部的復位電路被觸發(fā)，開始清除編程數(shù)據(jù)存儲器。 如果數(shù)據(jù)讀人過程中出現(xiàn) RESET=0信號，則裝載
教學課件相關(guān)推薦
鄂ICP備17016276號-1