復(fù)雜可編程邏輯器件(已修改)
2025-01-08 00:40 本頁面
【正文】 復(fù)雜可編程邏輯器件 （ CPLD） 概 述 CPLD的基本結(jié)構(gòu) CPLD的分區(qū)陣列結(jié)構(gòu) 典型器件及應(yīng)用舉例 Complex Programmable Logic Device 器件名稱 集成規(guī)模 /門 I/O端數(shù) 宏單元數(shù) 觸發(fā)器數(shù) 編 程 EPM9560 12 000 216 560 772 EEPROM EPM5032 600 24 32 32 EPROM EPF10K10 10 000 134 (1) 720 SRAM EPX8160 3 200 172 160 160 快閃 SRAM AT5100 5 100 52 52 128 EPROM ATV750 750 10 10 20 EPROM pLSI3320 14 000 160 320 480 EEPROM pLSI2032 1 000 32 32 32 EEPROM M5512 20 000 256 512 512 EEPROM XC4025 25 000 192 (2) 2 560 SRAM XC7354 (3) 54 54 108 EPROM 表 831 部分 CPLD產(chǎn)品 (1)有 576個(gè)邏輯單元； (2)有 1 024個(gè)可編程邏輯模塊； (3)等效 6個(gè) PAL22V10 概 述 CPLD大致可以分為兩類 ， 一類是由 GAL器件發(fā)展而來 ，其主體是 與 陣列和宏單元結(jié)構(gòu) ， 稱為 CPLD的 基本結(jié)構(gòu) ；另一類是 分區(qū)陣列結(jié)構(gòu) 的 CPLD。 CPLD的基本結(jié)構(gòu) 邏輯圖 １ ． 共享相鄰乘積項(xiàng)和結(jié)構(gòu) 每個(gè)邏輯單元中含有兩個(gè) 或 項(xiàng)輸出 ， 而每個(gè) 或 項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入 。 每個(gè) 或 項(xiàng)輸出均可連接到相鄰的連接單元 ，甚至本單元中的兩個(gè) 或 項(xiàng)都可用于相鄰的兩個(gè)邏輯單元 。 ２ ． “ 隱埋 ” 觸發(fā)器結(jié)構(gòu) 在 CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個(gè)或兩個(gè)以上的觸發(fā)器 ， 其中只有一個(gè)觸發(fā)器可與 I/O引出端相連 ， 其余均為 “ 隱埋 ”觸發(fā)器 。 它們不與 I/O引出端相連 ， 但有自己的內(nèi)部輸入信號 ，其輸出可以通過相應(yīng)的緩沖電路反饋到 與 陣列 ， 構(gòu)成較復(fù)雜的時(shí)序電路 。 ≥1 ≥1 ≥1 C1 1Ｋ Q 1J R I/O 輸出選擇 反饋選擇 極性選擇 結(jié)構(gòu)選擇 輸出使能 時(shí)鐘 反饋到 邏輯陣列 來自邏輯陣列 同步時(shí)鐘 VCC 圖 832 觸發(fā)器類型可編程結(jié)構(gòu) ３ ． 觸發(fā)器類型可編程結(jié)構(gòu) 通過對輸出觸發(fā)器編程 ， 可實(shí)現(xiàn) 4種不同類型的觸發(fā)器結(jié)構(gòu) ，即 D、 T、 JK和 RS觸發(fā)器 。 它們與邏輯宏單元相配置 ， 可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu) 。 小規(guī)模 PLD 互聯(lián)資源 (a) (b) (c) 圖 833 CPLD三種全局互聯(lián)結(jié)構(gòu)示意 CPLD的分區(qū)陣列結(jié)構(gòu) 分區(qū)陣列結(jié)構(gòu) ， 即將整個(gè)器件分為若干個(gè)區(qū) 。 有的區(qū)包含若干個(gè) I/O端 、 輸入端及規(guī)模較小的 與 、 或 陣列和宏單元 ， 相當(dāng)于一個(gè)小規(guī)模的 PLD；有的區(qū)只是完成某些特定的邏輯功能 。各區(qū)之間可通過幾種結(jié)構(gòu)的 可編程全局互連總線 連接 。 UIM FFB 輸出 FB I/O 模塊 FB FFB FB FB 輸出 I/O 模塊 快速輸入 圖 834 通用互連陣列 UIM結(jié)構(gòu) １ ． 通用互連陣列 UIM（ Universal Interconnect Matrix） 結(jié)構(gòu) UIM結(jié)構(gòu)中含有 快速功能模塊 FFB和 高集成度功能模塊 FB。兩種模塊以及 I/O模塊通過 通用互連矩陣 連接 。 FFB 和 FB 都采用GAL型結(jié)構(gòu) 。 FFB適用于快速編 （ 解 ） 碼和高速時(shí)序邏輯電路； FB適用于邏輯功能復(fù)雜且對時(shí)序要求不高的場合及復(fù)雜的組合邏輯電路 。 采用通用互連矩陣 UIM進(jìn)行器件內(nèi)部邏輯連接 ， 可保證所有連接路徑延遲時(shí)間相同 。 MAX結(jié)構(gòu)由邏輯陣列塊 LAB（ Logic Array Block） 、 I/O模塊和可編程互連陣列 PIA（ Programmable Interconnect Array）構(gòu)成 。 邏輯圖 ２ ． 多陣列矩陣 MAX（ Multiple Array Matrix） 結(jié)構(gòu) MAX結(jié)構(gòu)中 ， 每個(gè)宏單元有一個(gè)可編程的 與 陣列 和一個(gè)固定的 或 陣列 ， 以及一個(gè)具有獨(dú)立可編程時(shí)鐘 、 時(shí)鐘使能 、 清除和置位功能的 可配置觸發(fā)器 。 每 16個(gè)宏單元組成一組 ， 構(gòu)成一個(gè)靈活的邏輯陣列模塊LAB。 多個(gè) LAB通過可編程互連陣列 PIA和全局總線相連 。 每個(gè) LAB還與相應(yīng)的 I/O控制模塊相連 ， 以提供直接的輸入和輸出通道 。 ３ ． 靈活邏輯單元陣列 FLEX（ Flexibl
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