【正文】 。039。039。039。039。 sel_show(1 downto 0)=11。end process。end if。 hour = hour_rd。 min = min_ra。 process(clk)beginif sel_show(1 downto 0) = 11 then shizhong sec = sec_r。 else clk_500Hz =not clk_500Hz。500Hzprocess(clk_1000Hz,rst) begin if (rising_edge(clk_1000Hz)) then if(rst = 39。 clkout : out std_logic )。ponent fredivport( clk : in std_logic。signal cht,cmt,cst,cha,cma,csa,chd,cmd,csd :std_logic。signal sec_r,min_r,hour_r :std_logic_vector(7 downto 0)。 fmo : out std_logic。use 。 end process。039。 else count := count + 1。 begin if clk39。entity frediv isport( clk : in std_logic。2. 1HZ模塊library ieee。 end if。139。139。end frediv_1000。use 。不過可能是對VERILOG的學(xué)習(xí)還不夠，調(diào)試中出現(xiàn)比較多的問題。(三)各功能模塊設(shè)計說明及源程序產(chǎn)生1000Hz頻率產(chǎn)生1Hz頻率，定時，鬧鐘，校時模塊通過裝換不同的狀態(tài)，分別實現(xiàn)計時，定時，鬧鐘，校時功能；源程序如下顯示數(shù)碼管，源代碼如下：（四）.Modelsim綜合仿真圖四．總結(jié)及體會通過這次電子設(shè)計大賽課程設(shè)計，我學(xué)到了很多，對于原本掌握的不好的數(shù)字邏輯相關(guān)知識，在課程設(shè)計具體實踐中有了很深刻的認(rèn)識，在對于Quartus+Modelsim仿真的操作上也有很大的提高，增加了操作的熟練程度。1） 鬧鐘“小時”設(shè)置狀態(tài)：在鬧鐘“小時”設(shè)置狀態(tài)下，顯示“小時”的數(shù)碼管以1Hz的頻率遞增計數(shù)。3）“秒”復(fù)零狀態(tài)：在“秒復(fù)零”狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計數(shù)。多功能數(shù)字鐘系統(tǒng)功能的具體描述如下：2. 計時：set=1，ds=1工作狀態(tài)下，每日按24h計時制計時并顯示，蜂鳴器無聲，逢整點報時。 設(shè)計精度要求為1S。（二）．系統(tǒng)功能描述1 . 系統(tǒng)輸入：系統(tǒng)狀態(tài)及校時、定時轉(zhuǎn)換的控制信號為k、set、ds； 時鐘信號clk,采用實驗箱的50MHz； 系統(tǒng)復(fù)位信號為reset。3. 校時：在set=0,ds=0狀態(tài)下，按下“k鍵”，進(jìn)入“小時”校準(zhǔn)狀態(tài)，之后按下“k鍵”則進(jìn)入“分”校準(zhǔn)狀態(tài)，繼續(xù)按下“k鍵”則進(jìn)入“秒校準(zhǔn)”狀態(tài)，之后如此循環(huán)。4. 整點報時：蜂鳴器在“59”分鐘的第50—59，以1秒為間隔分別發(fā)出1000Hz，500Hz的聲音。2） 鬧鐘：“分”設(shè)置狀態(tài)：在鬧鐘“分”設(shè)置狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計數(shù)。通過實驗調(diào)試，我才真正地認(rèn)識到了信號與變量的區(qū)別以及他們的使用方法。故最后還是選擇了VHDL語言的這份。use 。architecture rt3 of frediv_1000 isbegin process(clk) variable count:integer range 0 to 50000。 then if count = 49999 then count := 0。 else clkout = 39。 end if。use 。 clkout : out std_logic )。event and clk = 39。 if count = 24999999 then clkout = 39。 end if。end rt1。use 。 sec,min,hour : out std_logic_vector(7 downto 0) )。signal sec_ra,min_ra,hour_ra :std_logic_vector(7 downto 0)。signal sel_show :std_logic_vector(1 downto 0)。 clkout : out std_logic )。end ponent。039。 end if。 min = min_r。 hour = hour_ra。else if sel_show(1 downto 0) = 00 thenshizhong sec = sec_r。end if。 process(clk_1Hz) begin if(rising_edge(clk_1Hz))then if(rst=39。 cht=39。cst=39。cma=39。 chd=39。csd=39。and ds=39。 else if( state=s0)then if(k=39。 end if。039。039。039。039。039。 else if(state=s2)then cht=39。cst=39。cma=39。 chd=39。csd=39。)then state=s3。039。139。039。039。039。 else state=s3。 end if。039。 cht=39。cst=39。cma=39。 chd=39。csd=39。039。 else if( state=s5)then cht=39。cst=39。cma=39。 chd=39。csd=39。)then state=s6。039。039。139。039。039。 else state=s6。cmt=39。 cha=39。csa=39。cmd=39。 if(k=39。 end if。 end if。and ds=39。039。039。039。039。039。)then state=s9。039。039。039。139。039。 else state=s9。cmt=39。 cha=39。csa=39。cmd=39。 if(k=39。 end if。039。039。039。039。039。 end if。 end if。cmt=39。 cha=39。csa=39。cmd=39。 end if。 end if。139。 min_r = 00000000。 and cmt = 39。 else min_r(7 downto 4) = min_r(7 downto 4) + 1。 else if (change_2 = 39。) then if min_r(3 downto 0) = 0 then min_r(3 downto 0) = 1001。 else min_r(3 downto 0) = min_r(3 downto 0) 1。 and cht = 39。 hour_r(7 downto 4) = hour_r(7 downto 4) + 1。 else if (change_2 = 39。) then if (hour_r(7 downto 4) = 0 and hour_r(3 downto 0) = 0 ) then hour_r = 00100011。 end if。 and cst = 39。 else sec_r(7 downto 4) = sec_r(7 downto 4) + 1。 else if (change_2 = 39。) then if sec_r(3 downto 0) = 0 then sec_r(3 downto 0) = 1001。 else sec_r(3 downto 0) = sec_r(3 downto 0) 1。 if min_r(3 downto 0) = 9 then min_r(3 downto 0) = 0000。 end if。 end if。 else min_r(3 downto 0) = min_r(3 downto 0) + 1。 else sec_r(3 downto 0) = sec_r(3 downto 0) + 39。 end if。 end if。 process(clk_1Hz) begin if clk_1Hz39。039。 else if (change_1 = 39。) then if min_ra(3 downto 0) = 9 then min_ra(3 downto 0) = 0000。 else min_ra(3 downto 0) = min_ra(3 downto 0) + 1。 and cma = 39。 else min_ra(7