【正文】 c_r(7 downto 4) = sec_r(7 downto 4) 1。 else sec_r(3 downto 0) = sec_r(3 downto 0) + 1。 else if (change_1 = 39。 and cht = 39。) then if (hour_r(7 downto 4) = 2 and hour_r(3 downto 0) = 3 ) then hour_r = 00000000。 else min_r(7 downto 4) = min_r(7 downto 4) 1。 else min_r(3 downto 0) = min_r(3 downto 0) + 1。 else if (change_1 = 39。 process(clk_1Hz) begin if clk_1Hz39。csd=39。cma=39。 cht=39。 else state=s11。039。039。)then state=s11。 chd=39。cst=39。039。039。039。 else if( state=s8)then if(k=39。039。039。 else if(set=39。)then state=s4。 chd=39。cst=39。039。039。039。 if(k=39。csa=39。cmt=39。 if(state=s0 or state=s1 or state=s2 or state=s3 or state=s8 or state=s9 or state=s10 or state=s11)then state=s4。csa=39。cmt=39。 end if。039。039。039。 if(k=39。csa=39。cmt=39。039。039。139。)then sel_show(1 downto 0)=11。cmd=39。 cha=39。)then state=s0。 hour = hour_r。else if sel_show(1 downto 0) = 01 thennaozhong sec = sec_ra。039。ponent frediv_1000port( clk : in std_logic。signal fm_1 :std_logic。 change_1,change_2 : in std_logic。 end if。 then if count = 49999999 then count := 0。use 。 end if。event and clk = 39。use 。在dsk=1時，定時器以1s為單位開始倒時，當(dāng)dsk=0,停止倒時，在最后的十秒時間，蜂鳴器發(fā)出聲音。2）“分”校準(zhǔn)狀態(tài)：在“分”校準(zhǔn)狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。電子設(shè)計(jì)大賽課程設(shè)計(jì)報(bào)告 20102011學(xué)年第 二 學(xué)期教 學(xué) 單 位 信息工程與技術(shù)系 課 程 名 稱 電子綜合設(shè)計(jì) 年 級 專 業(yè) 08級電子信息工程 授 課 教 師 焦新濤 課題作者 梁彩云 一、 設(shè)計(jì)題目：基于VHDL語言的電子秒表設(shè)計(jì)（可調(diào)時，有鬧鐘、定時功能）二、 設(shè)計(jì)目的：⑴掌握較復(fù)雜的邏輯設(shè)計(jì)和調(diào)試⑵學(xué)習(xí)用原理圖+VHDL語言設(shè)計(jì)邏輯電路⑶學(xué)習(xí)數(shù)字電路模塊層次設(shè)計(jì)⑷掌握QuartusII軟件及Modelsim軟件的使用方法三、 設(shè)計(jì)內(nèi)容：（一）設(shè)計(jì)要求 具有以二十四小時計(jì)時、顯示、整點(diǎn)報(bào)時、時間設(shè)置和鬧鐘的功能。1）“小時”校準(zhǔn)狀態(tài)：在“小時”校準(zhǔn)狀態(tài)下，顯示“小時”數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。7. 定時器功能：在set=1,ds=0狀態(tài)下，按下“k”，進(jìn)入定時器的“時”設(shè)置狀態(tài)，之后按下“k鍵”進(jìn)入定時器的“分”設(shè)置狀態(tài)，繼續(xù)按下“k 鍵”則進(jìn)入“秒”設(shè)置狀態(tài), 之后如此循環(huán)。最后，感謝在思維陷入困境時給予我指點(diǎn)，讓我獲得靈感的同學(xué)們！附錄：各模塊源程序library ieee。 begin if clk39。039。use 。139。 end if。entity adjust isport( rst,clk,k,set,alarm,ds,dsk : in std_logic。signal sec_rd,min_rd,hour_rd :std_logic_vector(7 downto 0)。end ponent。) then clk_500Hz =39。 hour = hour_r。 min = min_r。039。039。039。139。 else if(state=s1)then cht=39。cma=39。csd=39。039。039。039。cmt=39。csa=39。 if(k=39。 end if。039。039。039。039。039。039。cmt=39。csa=39。 if(k=39。039。139。039。 end if。cmt=39。csa=39。 if(state=s0 or state=s1 or state=s2 or state=s3 or state=s4 or state=s5 or state=s6 or state=s7)then state=s8。cmt=39。csa=39。 if(k=39。039。039。039。cst=39。 chd=39。)then state=s8。 else sel_show(1 downto 0) = 00。039。039。 end process。 hour_r = 00000000。 end if。 if min_r(7 downto 4) = 0 then min_r(7 downto 4) = 0101。139。039。 end if。 end if。 if sec_r(7 downto 4) = 0 then sec_r(7 downto 4) = 0101。 if min_r(7 downto 4) = 5 then min_r(7 downto 4) = 0000。 end if。139。 end if。 then sec_ra = 00000000。 if min_ra(7 downto 4) = 5 then min_ra(7 downto 4) = 0000。139。039。 end if。 else hour_ra(3 downto 0) = hour_ra(3 downto 0) 1。 if sec_ra(7 downto 4) = 5 then sec_ra(7 downto 4) = 0000。139。 end if。 process(clk_1Hz) begin if clk_1Hz39。 else if (change_1 = 39。 else min_rd(3 downto 0) = min_rd(3 downto 0) + 1。 else min_rd(7 downto 4) = min_rd(7 downto 4) 1。) then if (hour_rd(7 downto 4) = 2 and hour_rd(3 downto 0) = 3 ) then hour_rd = 00000000。 and chd = 39。 else if (change_1 = 39。 else sec_rd(3 downto 0) = sec_rd(3 downto 0) + 1。 else sec_rd(7 downto 4) = sec_rd(7 downto 4) 1。 if min_rd(3 downto 0) = 0 then min_rd(3 downto 0) = 1001。 end if。 else sec_rd(3 downto 0) = sec_rd(3 downto 0) 1。 end if。 then if(min_r=min_ra and hour_r=hour_ra and sec_r(0)=39。039。 else if (dsk=39。039。 end if。use 。signal clkout,fmo :std_logic。end ponent。 then t := 0。 end if。039。 dig = dig_r。 when 011 = dig_r = 11101111。 when 111 = dig_r = 11011111。1 when 0010 = Y_r = 10100100。9 when 1010 = Y_r = 10111111。end r