【正文】 電子設(shè)計(jì)大賽課程設(shè)計(jì)報(bào)告 20102011學(xué)年第 二 學(xué)期教 學(xué) 單 位 信息工程與技術(shù)系 課 程 名 稱 電子綜合設(shè)計(jì) 年 級(jí) 專 業(yè) 08級(jí)電子信息工程 授 課 教 師 焦新濤 課題作者 梁彩云 一、 設(shè)計(jì)題目：基于VHDL語(yǔ)言的電子秒表設(shè)計(jì)（可調(diào)時(shí)，有鬧鐘、定時(shí)功能）二、 設(shè)計(jì)目的：⑴掌握較復(fù)雜的邏輯設(shè)計(jì)和調(diào)試⑵學(xué)習(xí)用原理圖+VHDL語(yǔ)言設(shè)計(jì)邏輯電路⑶學(xué)習(xí)數(shù)字電路模塊層次設(shè)計(jì)⑷掌握QuartusII軟件及Modelsim軟件的使用方法三、 設(shè)計(jì)內(nèi)容：（一）設(shè)計(jì)要求 具有以二十四小時(shí)計(jì)時(shí)、顯示、整點(diǎn)報(bào)時(shí)、時(shí)間設(shè)置和鬧鐘的功能。 設(shè)計(jì)精度要求為1S。（二）．系統(tǒng)功能描述1 . 系統(tǒng)輸入：系統(tǒng)狀態(tài)及校時(shí)、定時(shí)轉(zhuǎn)換的控制信號(hào)為k、set、ds； 時(shí)鐘信號(hào)clk,采用實(shí)驗(yàn)箱的50MHz； 系統(tǒng)復(fù)位信號(hào)為reset。輸入信號(hào)均由按鍵產(chǎn)生。系統(tǒng)輸出：8位LED七段數(shù)碼管顯示輸出，蜂鳴器聲音信號(hào)輸出。多功能數(shù)字鐘系統(tǒng)功能的具體描述如下：2. 計(jì)時(shí)：set=1，ds=1工作狀態(tài)下，每日按24h計(jì)時(shí)制計(jì)時(shí)并顯示，蜂鳴器無(wú)聲，逢整點(diǎn)報(bào)時(shí)。3. 校時(shí)：在set=0,ds=0狀態(tài)下，按下“k鍵”，進(jìn)入“小時(shí)”校準(zhǔn)狀態(tài)，之后按下“k鍵”則進(jìn)入“分”校準(zhǔn)狀態(tài)，繼續(xù)按下“k鍵”則進(jìn)入“秒校準(zhǔn)”狀態(tài)，之后如此循環(huán)。1）“小時(shí)”校準(zhǔn)狀態(tài)：在“小時(shí)”校準(zhǔn)狀態(tài)下，顯示“小時(shí)”數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。2）“分”校準(zhǔn)狀態(tài)：在“分”校準(zhǔn)狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。3）“秒”復(fù)零狀態(tài)：在“秒復(fù)零”狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。4. 整點(diǎn)報(bào)時(shí)：蜂鳴器在“59”分鐘的第50—59，以1秒為間隔分別發(fā)出1000Hz，500Hz的聲音。5. 顯示：采用掃描顯示方式驅(qū)動(dòng)8個(gè)LED數(shù)碼管顯示小時(shí)、分、秒。鬧鐘：鬧鐘定時(shí)時(shí)間到，蜂鳴器發(fā)出交替周期為1s的1000Hz、500Hz的聲音，持續(xù)時(shí)間為一分鐘； 6. 鬧鐘定時(shí)設(shè)置:在set=0,ds=1狀態(tài)下，按下“k”，進(jìn)入鬧鐘的“時(shí)”設(shè)置狀態(tài)，之后按下“k鍵”進(jìn)入鬧鐘的“分”設(shè)置狀態(tài)，繼續(xù)按下“k 鍵”則進(jìn)入“秒”設(shè)置狀態(tài), 之后如此循環(huán)。1） 鬧鐘“小時(shí)”設(shè)置狀態(tài)：在鬧鐘“小時(shí)”設(shè)置狀態(tài)下，顯示“小時(shí)”的數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。2） 鬧鐘：“分”設(shè)置狀態(tài)：在鬧鐘“分”設(shè)置狀態(tài)下，顯示“分”的數(shù)碼管以1Hz的頻率遞增計(jì)數(shù)。7. 定時(shí)器功能：在set=1,ds=0狀態(tài)下，按下“k”，進(jìn)入定時(shí)器的“時(shí)”設(shè)置狀態(tài)，之后按下“k鍵”進(jìn)入定時(shí)器的“分”設(shè)置狀態(tài)，繼續(xù)按下“k 鍵”則進(jìn)入“秒”設(shè)置狀態(tài), 之后如此循環(huán)。在dsk=1時(shí)，定時(shí)器以1s為單位開(kāi)始倒時(shí)，當(dāng)dsk=0,停止倒時(shí)，在最后的十秒時(shí)間，蜂鳴器發(fā)出聲音。(三)各功能模塊設(shè)計(jì)說(shuō)明及源程序產(chǎn)生1000Hz頻率產(chǎn)生1Hz頻率，定時(shí)，鬧鐘，校時(shí)模塊通過(guò)裝換不同的狀態(tài)，分別實(shí)現(xiàn)計(jì)時(shí)，定時(shí)，鬧鐘，校時(shí)功能；源程序如下顯示數(shù)碼管，源代碼如下：（四）.Modelsim綜合仿真圖四．總結(jié)及體會(huì)通過(guò)這次電子設(shè)計(jì)大賽課程設(shè)計(jì)，我學(xué)到了很多，對(duì)于原本掌握的不好的數(shù)字邏輯相關(guān)知識(shí)，在課程設(shè)計(jì)具體實(shí)踐中有了很深刻的認(rèn)識(shí)，在對(duì)于Quartus+Modelsim仿真的操作上也有很大的提高，增加了操作的熟練程度。通過(guò)實(shí)驗(yàn)調(diào)試，我才真正地認(rèn)識(shí)到了信號(hào)與變量的區(qū)別以及他們的使用方法。這份報(bào)告是用VHDL代碼寫(xiě)的，比較長(zhǎng)。相比之下，VERILOG語(yǔ)言顯得簡(jiǎn)潔多了。不過(guò)可能是對(duì)VERILOG的學(xué)習(xí)還不夠，調(diào)試中出現(xiàn)比較多的問(wèn)題。故最后還是選擇了VHDL語(yǔ)言的這份。最后，感謝在思維陷入困境時(shí)給予我指點(diǎn)，讓我獲得靈感的同學(xué)們！附錄：各模塊源程序library ieee。use 。use 。use 。entity frediv_1000 isport( clk : in std_logic。 clkout : out std_logic )。end frediv_1000。architecture rt3 of frediv_1000 isbegin process(clk) variable count:integer range 0 to 50000。 begin if clk39。event and clk = 39。139。 then if count = 49999 then count := 0。 else count := count + 1。 if count = 24999 then clkout = 39。139。 else clkout = 39。039。 end if。 end if。 end if。 end process。end rt3。2. 1HZ模塊library ieee。use 。use 。use 。entity frediv isport( clk : in std_logic。 clkout : out std_logic )。end frediv。architecture rt1 of frediv isbegin process(clk) variable count:integer range 0 to 50000000。 begin if clk39。event and clk = 39。139。 then if count = 49999999 then count := 0。 else count := count + 1。 if count = 24999999 then clkout = 39。139。 else clkout = 39。039。 end if。 end if。 end if。 end process。end rt1。，定時(shí)，鬧鐘，校時(shí)模塊library ieee。use 。use 。use 。entity adjust isport( rst,clk,k,set,alarm,ds,dsk : in std_logic。 change_1,change_2 : in std_logic。 fmo : out std_logic。 sec,min,hour : out std_logic_vector(7 downto 0) )。end adjust。architecture rt1 of adjust issignal clk_1Hz,clk_1000Hz,clk_500Hz :std_logic。signal sec_r,min_r,hour_r :std_logic_vector(7 downto 0)。signal sec_ra,min_ra,hour_ra :std_logic_vector(7 downto 0)。signal sec_rd,min_rd,hour_rd :std_logic_vector(7 downto 0)。signal fm_1 :std_logic。signal cht,cmt,cst,cha,cma,csa,chd,cmd,csd :std_logic。signal sel_show :std_logic_vector(1 downto 0)。type state_type is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11)。signal state:state_type。ponent fredivport( clk : in std_logic。 clkout : out std_logic )。end ponent。ponent frediv_1000port( clk : in std_logic。 clkout : out std_logic )。end ponent。beginU1:frediv port map(clk,clk_1Hz)。U3:frediv_1000 port map(clk,clk_1000Hz)。500Hzprocess(clk_1000Hz,rst) begin if (rising_edge(clk_1000Hz)) then if(rst = 39。039。) then clk_500Hz =39。039。 else clk_500Hz =not clk_500Hz。 end if。 end if。 end process。 process(clk)beginif sel_show(1 downto 0) = 11 then shizhong sec = sec_r。 min = min_r。 hour = hour_r。else if sel_show(1 downto 0) = 01 thennaozhong sec = sec_ra。 min = min_ra。 hour = hour_ra。else if sel_show(1 downto 0) = 10 thendingshi sec = sec_rd。 min = min_rd。 hour = hour_rd。e