【正文】 e hour_rd(3 downto 0) = hour_rd(3 downto 0) 1。 if sec_rd(7 downto 4) = 5 then sec_rd(7 downto 4) = 0000。139。039。 else if(hour_rd(3 downto 0) = 0)then hour_rd(3 downto 0) = 1001。 end if。 end if。 process(clk) begin if clk39。 else if(min_r=min_ra and hour_r=hour_ra and sec_r(0) =39。 else if ( min_r(7 downto 4 )= 5 and min_r(3 downto 0)= 9 and sec_r(7 downto 4) = 5 and sec_r(0) = 39。 else if (dsk=39。 end if。顯示數(shù)碼管，源代碼如下：library ieee。 dig,Y : out std_logic_vector(7 downto 0))。 change_1,change_2 : in std_logic。139。 else clkout = 39。event and clkout = 39。 end if。 A = sec(7 downto 4)。 A = hour(7 downto 4)。 end process。6 when 0111 = Y_r = 11111000。e when 1111 = Y_r = 10001110。c when 1101 = Y_r = 10100001。4 when 0101 = Y_r = 10010010。 A = 0000。 A = hour(3 downto 0)。 A = sec(3 downto 0)。139。 end process。 if t = 49999 then clkout = 39。 begin if clk39。signal dig_r,Y_r :std_logic_vector(7 downto 0)。 change_1,change_2 : in std_logic。 end process。139。139。139。039。 end process。 end if。 end if。 else hour_rd(3 downto 0) = hour_rd(3 downto 0) 1。 end if。039。139。 else if(hour_rd(3 downto 0) = 0 and hour_rd(7 downto 4) 2)then hour_rd(3 downto 0) = 1001。 else hour_rd(3 downto 0) = hour_rd(3 downto 0) + 1。 end if。039。139。 then if rst = 39。 end if。 else sec_ra(7 downto 4) = sec_ra(7 downto 4) 1。 else sec_ra(3 downto 0) = sec_ra(3 downto 0) + 1。 else if (change_1 = 39。 and cha = 39。) then if (hour_ra(7 downto 4) = 2 and hour_ra(3 downto 0) = 3 ) then hour_ra = 00000000。 else min_ra(7 downto 4) = min_ra(7 downto 4) 1。 else min_ra(3 downto 0) = min_ra(3 downto 0) + 1。 else if (change_1 = 39。 process(clk_1Hz) begin if clk_1Hz39。 end if。 else min_r(3 downto 0) = min_r(3 downto 0) + 1。 end if。 else sec_r(3 downto 0) = sec_r(3 downto 0) 1。 else if (change_2 = 39。 and cst = 39。) then if (hour_r(7 downto 4) = 0 and hour_r(3 downto 0) = 0 ) then hour_r = 00100011。 hour_r(7 downto 4) = hour_r(7 downto 4) + 1。 else min_r(3 downto 0) = min_r(3 downto 0) 1。 else if (change_2 = 39。 and cmt = 39。139。 end if。csa=39。cmt=39。 end if。039。039。 end if。cmd=39。 cha=39。 else state=s9。139。039。)then state=s9。039。039。and ds=39。 end if。cmd=39。 cha=39。 else state=s6。039。039。)then state=s6。 chd=39。cst=39。039。 chd=39。cst=39。039。 else state=s3。039。139。)then state=s3。 chd=39。cst=39。039。039。039。 else if( state=s0)then if(k=39。csd=39。cma=39。 cht=39。end if。 hour = hour_ra。 end if。end ponent。signal sel_show :std_logic_vector(1 downto 0)。 sec,min,hour : out std_logic_vector(7 downto 0) )。end rt1。 if count = 24999999 then clkout = 39。 clkout : out std_logic )。 end if。 then if count = 49999 then count := 0。use 。通過實驗調(diào)試，我才真正地認識到了信號與變量的區(qū)別以及他們的使用方法。4. 整點報時：蜂鳴器在“59”分鐘的第50—59，以1秒為間隔分別發(fā)出1000Hz，500Hz的聲音。（二）．系統(tǒng)功能描述1 . 系統(tǒng)輸入：系統(tǒng)狀態(tài)及校時、定時轉(zhuǎn)換的控制信號為k、set、ds； 時鐘信號clk,采用實驗箱的50MHz； 系統(tǒng)復(fù)位信號為reset。多功能數(shù)字鐘系統(tǒng)功能的具體描述如下：2. 計時：set=1，ds=1工作狀態(tài)下，每日按24h計時制計時并顯示，蜂鳴器無聲，逢整點報時。1） 鬧鐘“小時”設(shè)置狀態(tài)：在鬧鐘“小時”設(shè)置狀態(tài)下，顯示“小時”的數(shù)碼管以1Hz的頻率遞增計數(shù)。不過可能是對VERILOG的學習還不夠，調(diào)試中出現(xiàn)比較多的問題。end frediv_1000。139。2. 1HZ模塊library ieee。 begin if clk39。039。use 。signal sec_r,min_r,hour_r :std_logic_vector(7 downto 0)。ponent fredivport( clk : in std_logic。500Hzprocess(clk_1000Hz,rst) begin if (rising_edge(clk_1000Hz)) then if(rst = 39。 process(clk)beginif sel_show(1 downto 0) = 11 then shizhong sec = sec_r。 hour = hour_rd。end process。039。039。139。 else state=s0。 cha=39。cmd=39。 end if。039。039。 else if( state=s3 )then cht=39。cma=39。csd=39。 end if。)then sel_show(1 downto 0)=01。039。039。 end if。139。039。 else if(state=s6 )then cht=39。cma=39。csd=39。039。039。039。 end if。 cht=39。cma=39。csd=39。 else if( state=s9)t