基于vhdl的秒表設(shè)計(jì)以及在fpagaspan3e上運(yùn)行(已修改)
2025-01-28 13:22 本頁面
【正文】 一、實(shí)驗(yàn)內(nèi)容與要求：設(shè)計(jì)一個(gè)秒表基本要求：它具有計(jì)時(shí)功能。此秒表有兩個(gè)按鍵（reset， start）按下reset鍵后，秒表清零，按下start鍵后，開始計(jì)時(shí)，再次按下start鍵后，停止計(jì)時(shí)，用FPGA開發(fā)板上的兩個(gè)七段數(shù)碼管顯示時(shí)間（以秒為單位），計(jì)時(shí)由0 到 59 循環(huán)。高級要求（可選）：實(shí)現(xiàn)基本要求的前提下，增加一個(gè)按鍵（select），用于輪流切換兩個(gè)七段數(shù)碼管分別顯示百分之一秒，秒，分鐘。規(guī)格說明：1. 通過按下reset鍵（異步復(fù)位），將秒表清零，準(zhǔn)備計(jì)時(shí)，等檢測到start鍵按下并松開后，開始計(jì)時(shí)。如果再次檢測到start鍵按下并松開后，停止計(jì)時(shí)。通過不斷檢測start鍵，來確定秒表是否開始計(jì)時(shí)2. 在秒表計(jì)時(shí)時(shí)，七段數(shù)碼管能夠循環(huán)的由00…59,00…59…。3. 開始默認(rèn)兩個(gè)七段數(shù)碼管顯示秒，在檢測到select鍵按下并松開后，數(shù)碼管切換到顯示分鐘，再次檢測到select鍵按下并松開后，數(shù)碼管切換到顯示百分之一秒，當(dāng)再次檢測到select鍵按下并松開后，數(shù)碼管切換到重新顯示秒。4. 在秒表停止時(shí)，數(shù)碼管依然能夠正常切換顯示百分之一秒，秒，分鐘。本實(shí)驗(yàn)使用FPGA板：Sparant3EXC3S500E（建project時(shí)，需要選擇該芯片的型號）。實(shí)驗(yàn)報(bào)告要求：1. 報(bào)告的格式采用標(biāo)準(zhǔn)的深圳大學(xué)設(shè)計(jì)報(bào)告格式。2. 報(bào)告中應(yīng)完包括ASM圖, 以及VHDL代碼，并且代碼應(yīng)該與ASM圖相一致.3. 設(shè)計(jì)報(bào)告應(yīng)包括該電路的VHDL仿真.4. 設(shè)計(jì)報(bào)告應(yīng)該有FPGA開發(fā)的布局布線后結(jié)果.5. 報(bào)告應(yīng)該有實(shí)驗(yàn)成功的開發(fā)板截圖.二、實(shí)驗(yàn)內(nèi)容及過程設(shè)計(jì)分析 （1）秒表運(yùn)行內(nèi)部時(shí)鐘模塊設(shè)計(jì) 開發(fā)板工作頻率為66M，所以設(shè)計(jì)每660000個(gè)時(shí)鐘周期為1個(gè)百分之一秒， 百分之一秒由八位的數(shù)組msecond表示，加到99，秒加一 秒由八位的數(shù)組second表示，加到59，分加一 分由八位的數(shù)組minute表示。 最終將具體要顯示的數(shù)賦給八位的數(shù)組out_time，out_time再傳遞給數(shù)碼管模塊 這里八位的數(shù)組msecond，second，minute均以BCD碼的方式來表示十進(jìn)制數(shù)，高四位表示十位數(shù)，低四位表示個(gè)位數(shù) （2）由 reset鍵 和 start鍵控制的計(jì)時(shí)開始、停止、復(fù)位幾個(gè)狀態(tài)的轉(zhuǎn)換 可用下面的ASM圖表示：是rst 是系統(tǒng)復(fù)位信號標(biāo)志，strt 是時(shí)鐘 clock模塊是否繼續(xù)計(jì)時(shí)的標(biāo)志（3）由 reset鍵和select鍵控制的顯示秒、分、百分之一秒的轉(zhuǎn)換可用下面的ASM圖表示：否否 （4）兩個(gè)七段數(shù)碼管的驅(qū)動 由秒表時(shí)鐘運(yùn)行產(chǎn)生的時(shí)間out_time，作為數(shù)據(jù)的輸入， 高四位數(shù)字由 led_b0顯示，低四位數(shù)字由led_b1顯示， 對系統(tǒng)時(shí)鐘進(jìn)行2^19倍 分頻，控制led_b0 和led_b1 的顯示，以及對out_time高四位和低四位的選擇，輸送到四位的數(shù)組reg_data 對reg_data進(jìn)行譯碼，得到八位的字符組放在led_seg里 再對led_srck進(jìn)行8分頻，控制led_seg數(shù)據(jù)逐個(gè)賦給led_data 對系統(tǒng)時(shí)鐘進(jìn)行64倍的分頻，輸出移位信號led_srck，移位工作頻率約為1M 對led_srck進(jìn)行32倍分頻，輸出存儲信號led_rck， 使能信號led_oe 始終有效 （5）按鍵去抖動設(shè)計(jì) 對按鍵信號使用兩個(gè)D觸發(fā)器進(jìn)行延時(shí)2個(gè)時(shí)鐘周期，達(dá)到去抖動的目的 對按鍵信號進(jìn)行三個(gè)時(shí)鐘周期的延時(shí)，來輔助使按鍵在放開的時(shí)候有效 可用下圖表示：當(dāng) push_B =’1’ and flag_push =’0’ 時(shí)，此時(shí)表示 按鍵按下去放開后有效 VHDL代碼的實(shí)現(xiàn)程序主代碼模塊library IEEE。use 。entity stopmatch_main is port(clk,reset,start,selct : in std_logic。 led_rck,led_srck:inout std_logic。 led_oe,led_data,led_b0,led_b1:out std_logic )。end stopmatch_main。architecture Behavioral of stopmatch_main issignal out_time:std_logic_vector(7 downto 0)。signal rsto:std_logic。ponent stopmatch is port(clk,reset,start,selct : in std_logic。 out_time:out std_logic_vector(7 downto 0)。 rsto:out std_logic)。end ponent。ponent driver_segled is port(clk,rst:in std_logic。 input_data:in std_logic_vector(7 downto 0)。 led_rck,led_srck:out std_logic。 led_oe,led_data:out std_logic。 led_b0,led_b1:out std_logic)。end ponent。begindriver1:driver_segled port map(clk,rsto,out_time(7 downto 0), 驅(qū)動七段數(shù)碼管模塊led_rck,led_srck,led_oe,led_data,led_b0,led_b1)。stopmatch1:stopmatch port map(clk,reset,start,selct,out_time,rsto)。 秒表運(yùn)行模塊end Behavioral。秒表主模塊library IEEE。use 。use 。use 。entity stopmatch is port(clk,reset,start,selct : in std_logic。 out_time:out std_logic_vector(7 downto 0)。 rsto:out std_logic)。end stopmatch。architecture Behavioral of stopmatch issignal minute,second,msecond: std_logic_vector(7 downto 0) 。type state is(stop_timing,timing,reset_timing)。signal
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