【正文】 基于 FPGA 的數(shù)字秒表設(shè)計 摘要 ： 該設(shè)計是用于體育比賽的數(shù)字秒表 ,基于 FPGA 在 Quartus II 軟件下應(yīng)用 VHDL語言編寫程序 ,采用 ALTRA公司 CycloneII系列的 EP2C8Q208芯片進行了計算機仿真，并給出了相應(yīng)的仿真結(jié)果。本設(shè)計有效的克服了傳統(tǒng)的數(shù)字秒表的缺點采用 EDA 技術(shù)采取自上而下的設(shè)計思路。繪制出了具體的邏輯電路，最后又通過硬件上對其進行調(diào)試和驗證。該電路能夠?qū)崿F(xiàn)很好的計時功能 ,計時精度高，最長計時時間可達一個小時。 關(guān)鍵字： 數(shù)字秒表 ； EDA； FPGA； VHDL； Quartus II The design of digital stop watch based on FPGA Abstract： This design is a digital stop watch which is used for athletic contests and is based on FPGA using VHDL language to write program in Quartus II software,adopting EP2C8Q208 chip of CycloneII series of ALTRA pany for puter simulation and at the same time showing the corresponding simulation result. This design effectively overes the traditional digital stop watch weaknesses and takes a topdown approach to design. Draw out a particular logic circuits, and finally pass the circuits to the hardware to debug and verify circuit is able to carry out excellent timing function,has high timing precision,and the longest timing time could reach an hour. Key Words: Digital stop watch； EDA； FPGA； VHDL； MAX PlusⅡ 引言 數(shù)字秒表是日常生活中比較常見的電子產(chǎn)品，其設(shè)計也是 EDA 技術(shù)中最基本的設(shè)計實驗之一 [1]。 當(dāng)今社會是數(shù)字化的社會 ,是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷進行更新?lián)Q代 ,隨著微電子技術(shù)的發(fā)展 ,設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師更愿意自己設(shè)計專業(yè)集成電路(ASIC)芯片 ,而且希望設(shè)計周期盡可能短 ,最好在實驗室里就能設(shè)計出合適的 ASIC 芯片并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程器件 [2]（ FPLD）。現(xiàn)場 可編程門陣列（ FPGA）即屬其中應(yīng)用最廣泛的一種。超高速硬件描述語言 VHDL，是對數(shù)字系統(tǒng)進行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，利用 EDA 工具可以在電子設(shè)計的各個階段、各個層次進行計算機模擬驗證，保證設(shè)計過程的正確性，可大大降低設(shè)計成本，縮短設(shè)計周期 [3]。本文介紹的數(shù)字秒表，利用基于 VHDL 的 EDA 設(shè)計 1 工具，采用大規(guī)模可編程邏輯器件 FPGA，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能。 給出了頂層電路圖 ,和各模塊的設(shè)計 .增加了消除抖動的控制方法 ,消除了開關(guān)按鍵的機械抖動 .通過編輯、編譯和器件編程 , 并將編程器文 件下載到 SE5 型 EDA 實驗開發(fā)板上 [4],經(jīng)實際電路測試驗證 ,達到了預(yù)期的設(shè)計要求 ,顯示結(jié)果準(zhǔn)確無誤。 ⒈ 概述 在科技高度發(fā)展的今天，集成電路和計算機應(yīng)用得到了高速發(fā)展。尤其是計算機應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計算機電路組成，如：手機、 mp3 等。而且將來的不久他們的身影將會更頻繁的出現(xiàn)在我們身邊。各種家用電器多會實現(xiàn)微電腦技術(shù)。電腦各部分在工作時多是一時間為基準(zhǔn)的。本文就是基于計算機電路的時鐘脈沖信號、狀態(tài)控制等原理設(shè)計出的數(shù)字秒表 [1]。秒表在很多領(lǐng)域充當(dāng)一個重要的 角色。在各種比賽中對秒表的精確度要求很高，尤其是一些科學(xué)實驗。他們對時間精確度達到了幾納秒級別。 設(shè)計要求 (1) 能對 0 秒～ 59 分 秒范圍進行計時，顯示最長時間是 59 分 59 秒 ； (2) 計時精度達到 10ms； (3) 設(shè)計復(fù)位開關(guān)和啟停開關(guān) ， 復(fù)位開關(guān)可以在任何情況下使用，使用以后計時器清零，并做好下一次計時的準(zhǔn)備。 數(shù)字秒表設(shè)計的目的 本次設(shè)計的目的就是在掌握 EDA 實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解 EDA技術(shù)，對計算機系統(tǒng)中時鐘控制系統(tǒng)進一步了解，掌握狀態(tài)機工作原理，同時了解計算機時鐘 脈沖是怎么產(chǎn)生和工作的。在 掌握所學(xué)的計算機組成與結(jié)構(gòu)課程理論知識時 。通過對 數(shù)字秒表的 設(shè)計，進行理論與實際的結(jié)合，提高與計算機有關(guān)設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的能力。 通過課程設(shè)計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術(shù)，達到課程設(shè)計的目標(biāo)。 EDA 技術(shù) EDA 是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子 CAD 通用軟件包，它根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標(biāo)芯片的適配編 譯、邏輯映射和編程下載等工作 [5]。目前 EDA 主要輔助進行三個方面的設(shè)計工作： IC 設(shè)計、電子電路設(shè)計和 PCB 設(shè)計。沒有 EDA 技術(shù)的支持，想 2 要完成超大規(guī)模集成電路的設(shè)計制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對 EDA 技術(shù)提出新的要求 [6]。 硬件描述語言 —— VHDL VHDL 的簡介 VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。但是，由于它在一定程度上滿足了當(dāng)時 的設(shè)計需求，于是他在 1987年成為 A I/IEEE 的標(biāo)準(zhǔn)（ IEEE STD 10761987）。 1993 年更進一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 10761993 標(biāo)準(zhǔn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL 語言的特點 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，關(guān)于用 VHDL 和原理圖輸入進行CPLD/FPGA 設(shè)計的粗略比較：在設(shè)計中，如果采用原理圖輸入的設(shè)計方式是比較直觀的。你要設(shè)計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的 [4]。 (1) 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯 行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 3 (3) VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4) 對于用 VHDL完成的一個確定的設(shè)計，可以利用 EDA工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (5)