基于vhdl語(yǔ)言的電子秒表課題設(shè)計(jì)報(bào)告-文庫(kù)吧在線文庫(kù)
【正文】 hen cht=39。cma=39。csd=39。039。039。039。cmt=39。csa=39。 if(k=39。 end if。039。039。 end if。 then sec_r = 00000000。 if min_r(7 downto 4) = 5 then min_r(7 downto 4) = 0000。139。039。 end if。 else hour_r(3 downto 0) = hour_r(3 downto 0) 1。 if sec_r(7 downto 4) = 5 then sec_r(7 downto 4) = 0000。139。 if sec_r(7 downto 4) = 5 then sec_r(7 downto 4) = 0000。 else hour_r(3 downto 0) = hour_r(3 downto 0) + 1。 end if。 end if。 then if rst = 39。139。039。 end if。 else hour_ra(3 downto 0) = hour_ra(3 downto 0) + 1。 else if(hour_ra(3 downto 0) = 0 and hour_ra(7 downto 4) 2)then hour_ra(3 downto 0) = 1001。139。039。 end if。 end if。 min_rd = 00000000。 else min_rd(7 downto 4) = min_rd(7 downto 4) + 1。) then if min_rd(3 downto 0) = 0 then min_rd(3 downto 0) = 1001。 and chd = 39。 else if (change_2 = 39。 end if。 else sec_rd(7 downto 4) = sec_rd(7 downto 4) + 1。) then if sec_rd(3 downto 0) = 0 then sec_rd(3 downto 0) = 1001。 then if sec_rd(3 downto 0) = 0 then sec_rd(3 downto 0) = 1001。 hour_rd(7 downto 4) = hour_rd(7 downto 4) 1。 else sec_rd(7 downto 4) = sec_rd(7 downto 4) 1。 end if。event and clk = 39。139。039。039。 end if。use 。end disp。 fmo : out std_logic。 then if rst = 39。039。139。 end process。 when 010 = dig_r = 11110111。 when 110 = dig_r = 11111011。 process(A) begin case (A) is when 0000 = Y_r = 11000000。7 when 1000 = Y_r = 10000000。f end case。 when 1100 = Y_r = 10100110。3 when 0100 = Y_r = 10011001。 when others = dig_r = 11111111。 when 100 = dig_r = 10111111。 process(scan_t,sec,min,hour) begin case (scan_t) is when 000 = dig_r = 11111110。 else scan_t = scan_t + 39。 end if。 else t := t + 1。 process(clk,rst) variable t :integer range 0 to 50000000。signal A :std_logic_vector(3 downto 0)。 k,set,alarm,ds,dsk : in std_logic。 end if。 else fm_1=39。 and min_rd(7 downto 0)=00000000 and hour_r(7 downto 0)=00000000 and sec_rd(7 downto 4)=0 and sec_rd( 0)=39。 else if ( min_r(7 downto 4 )= 5 and min_r(3 downto 0)= 9 and sec_r(7 downto 4) = 5 and sec_r(0)=39。 and alarm=39。 end if。 end if。 else min_rd(7 downto 4) = min_rd(7 downto 4) 1。 if hour_rd(7 downto 4) = 0 then if hour_rd(3 downto 0) = 0 then hour_rd = 00100011。 else sec_rd(3 downto 0) = sec_rd(3 downto 0) 1。 else if (change_2 = 39。 and csd = 39。) then if (hour_rd(7 downto 4) = 0 and hour_rd(3 downto 0) = 0 ) then hour_rd = 00100011。 hour_rd(7 downto 4) = hour_rd(7 downto 4) + 1。 else min_rd(3 downto 0) = min_rd(3 downto 0) 1。 else if (change_2 = 39。 and cmd = 39。139。 end if。 if sec_ra(7 downto 4) = 0 then sec_ra(7 downto 4) = 0101。 end if。 end if。039。139。 if min_ra(7 downto 4) = 0 then min_ra(7 downto 4) = 0101。 end if。 hour_ra= 00000000。 end process。 end if。 end if。 else hour_r(3 downto 0) = hour_r(3 downto 0) + 1。 end if。 end if。039。139。 else if(hour_r(3 downto 0) = 9)then hour_r(3 downto 0) = 0000。 end if。 end if。039。event and clk_1Hz = 39。039。039。039。 end if。cmd=39。 cha=39。 else state=s10。039。039。)then state=s10。 chd=39。cst=39。039。 chd=39。cst=39。139。 else state=s7。039。039。)then state=s7。 chd=39。cst=39。039。039。039。 else if( state=s4)then if(k=39。039。039。 else if(set=39。)then state=s0。 chd=39。cst=39。039。039。139。 if(k=39。csa=39。cmt=39。 if(state=s4 or state=s5 or state=s6 or state=s7 or state=s8 or state=s9 or state=s10 or state=s11)then state=s0。039。039。 sel_show(1 downto 0)=11。end if。 min = min_ra。 else clk_500Hz =not clk_500Hz。 clkout : out std_logic )。signal cht,cmt,cst,cha,cma,csa,chd,cmd,csd :std_logic。 fmo : out std_logic。 end process。 else count := count + 1。entity frediv isport( clk : in std_logic。 end if。139。
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