【正文】 基于VHDL的電子表設(shè)計 邢安安 目錄 電子表的系統(tǒng)分析和設(shè)計 計時器 狀態(tài)機(jī) 鬧鐘寄存器 4 1 2 3 電子表頂層電路的實現(xiàn) 6 鈴聲管理模塊 5 電子表的系統(tǒng)分析和設(shè)計 ?設(shè)計要求： 設(shè)計一個電子表 ， 可以用于顯示時間丶設(shè)定鬧鐘和整點(diǎn)報時 。 電子表的輸入設(shè)備是一個 4 4的編碼鍵盤 ， 輸出設(shè)備是用于顯示的 6位 LED數(shù)碼管丶若干 LE D指示燈以及蜂鳴器 。 電子表的系統(tǒng)分析和設(shè)計 ３ .開啟或關(guān)閉整點(diǎn)報時和鬧鐘 ２ .設(shè)置鬧鈴時間 在電子表計時狀態(tài)下按下設(shè)置鬧鐘鍵（鍵Ｆ），進(jìn)入設(shè)定鬧鐘時間狀態(tài)。其他操作與校時操作流程一樣。 ? 每按一下整點(diǎn)報時開關(guān)鍵 （鍵Ｃ），整點(diǎn)報時狀態(tài)改變 ? 每按一下鬧鐘開關(guān)鍵（鍵Ｄ） 鬧鐘狀態(tài)改變 ? LED指示燈： 計時狀態(tài)，顯示當(dāng)前時間； 校時和設(shè)鬧狀態(tài)，顯示輸入 時間 用于界面設(shè)計 １ .校時操作 ? 在電子表計時狀態(tài)下按校 時鍵（鍵Ｅ）進(jìn)入校時狀 態(tài) ? 使用數(shù)字鍵０～９輸入新 的時間并按下確認(rèn)鍵（鍵 Ａ） ? 在校時狀態(tài)下任何時刻按下取消鍵（鍵Ｂ）可退出校時狀態(tài) 電子表的系統(tǒng)分析和設(shè)計 鬧鐘時 間寄存器 計時器 ＭＵＸ 鈴聲管理 系統(tǒng)結(jié)構(gòu)和模塊劃分 狀態(tài)機(jī) 計時器 分頻器 時間計數(shù)的頻率為 1Hz，而外部晶振頻率為 1MHz,所以需要 1M分頻計數(shù)器 計數(shù)器 時間計數(shù)器的目的是為了得到時間輸出，因此需要每秒技術(shù)一次。 狀態(tài)機(jī) 狀態(tài)機(jī)模塊是電子表的控制器，它給出其他模塊的時序。狀態(tài)機(jī)的輸入信號是鍵盤模塊的輸出信號 keyvalue,keypressed和 functionkey。狀態(tài)機(jī)的輸出信號是緩存時間信號 buffertime,鬧鐘時間加載信號 alarmload，計時器時間加載信號 timeload，鬧鐘開關(guān)狀態(tài) alarmom和整點(diǎn)報時開關(guān)狀態(tài)houralarmon。 Time是由用戶通過鍵盤輸入的時間信號，可以送給鬧鐘寄存器和計時器。 狀態(tài)機(jī)包括兩部分： buffertime，鬧鐘時間加載信號 alarmload和計時器時間加載信號 timeload，稱這部分狀態(tài)機(jī)為校時和設(shè)鬧狀態(tài)機(jī)。 alarmon和整點(diǎn)報時開關(guān)狀態(tài)信號houralarmom，稱為鬧鐘和整點(diǎn)報時開關(guān)狀態(tài)機(jī)。 鬧鐘和整點(diǎn)報時狀態(tài)機(jī) Text in here Text in here Text in here 每按一下整點(diǎn)報時開關(guān)鍵（ C1100），整點(diǎn)報時的狀態(tài)改變一次； 每按一下鬧鐘開關(guān)鍵（ D1101），鬧鐘的狀態(tài)改變一次。 鬧鐘和整點(diǎn)報時狀態(tài)機(jī) 鬧鐘寄存器 鬧鐘寄存器是一個帶有并行加載功能的寄存器。其中 clk是全局時鐘， buffertime是并行加載的數(shù)據(jù)輸入， alarmload為并行加載的控制輸入， alarmtime為寄存器的輸出。 Title in here Title in here Title in here Title in here A B C D 鈴聲管理模塊 鬧鐘鈴聲 狀態(tài)機(jī) Alarm time=time S0/0 S4/1 S2/0 S1/0 S3/1 Time(6)=‘1’ Time(6)=‘0’ Time(6)=‘1’ Time(6)=‘0’ alarmon=‘0’ 電子表頂層電路的實現(xiàn) 鬧鐘和整點(diǎn)報時狀態(tài)機(jī) 校時和設(shè)鬧狀態(tài)機(jī) 鬧鐘寄存器 計時器 校時和設(shè)鬧輸出 鬧鈴管理模塊 Contents Contents Contents Contents 頂層文件 采用元件例化的方法將各個模塊連接起來，組成電子表系統(tǒng) 頂層程序 library ieee。 use 。 use 。 entity clock_top is port( clk,keypressed,functionkey:in std_logic。 keyvalue:in std_logic_vector(3 downto 0)。 displaytime:out std_logic_vector(23 downto 0)。 alarm_signal:out std_logic。 alarmon,houralarmon:buffer std_logic )。 end clock_top。 architecture rt of clock_top is ponent statemachine port( clk,keypressed,functionkey:in std_logic。 keyvalue:in std_logic_vector(3 downto 0)。 iscount,alarmload,timeload:out std_logic。 buffertime:buffer std_logic_vector(23 downto 0) )。 end ponent。 ponent statemachine2 port( clk,keypressed:in std_logic。 keyvalue:in std_logic_vector(3 downto 0)。 alarmon,houralarmon:out std_logic )。 end ponent。 ponent counter port( clk,load:in std_logic。 buffertime: in std_logic_vector(23 downto 0)。 time:out std_logic_vector(23 downto 0) )。 end ponent。 ponent alarmreg port( clk,alarmload:in std_logic。 buffertime:in std_logic_vector(23 downto 0)。 alarmtime:out std_logic_vector(23 downto 0) )。 end ponent 。 ponent bell port( clk,houralarmon,alarmon:in std_logic。 alarmtime,time:in std_logic_vector(23 downto 0)。 ala