【正文】 電子產(chǎn)品功能越復(fù)雜、回路距離越長(zhǎng)、接點(diǎn)腳數(shù)越多， PCB所需層數(shù)亦越多，如高階消費(fèi)性電子、信息及通訊產(chǎn)品等；而軟板主要應(yīng)用于需要彎繞的產(chǎn)品中：如筆記型計(jì)算機(jī)、照相機(jī)、汽車儀表等。簡(jiǎn)單的版圖設(shè)計(jì)可以用手工實(shí)現(xiàn)，復(fù)雜的版圖設(shè)計(jì)需要借助計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）實(shí)現(xiàn)。 PCB 的原材料：覆銅箔層壓板是制作印制電路板的基板材料。玻纖紗由硅砂等原料在窯中煅燒成液態(tài)，通過(guò)極細(xì)小的合金噴嘴拉成極細(xì)玻纖，再將幾百根玻纖纏絞成玻纖紗。目前臺(tái)灣和中國(guó)內(nèi)地的產(chǎn)能占到全球的 70%左右。 覆銅板 ： 覆銅板是以環(huán)氧樹(shù)脂等為融合劑將玻纖布和銅箔壓合在一起的產(chǎn)物，是 PCB 的直接原材料，在經(jīng)過(guò)蝕刻、電鍍、多層板壓合之后制成印刷電路板。全球第二大的覆銅板廠商南亞亦于 12月 15 日提高了產(chǎn)品價(jià)格，顯示出至少2020 年一季度 PCB 需求形式良好。改革開(kāi)放后 20 多年，由于引進(jìn)國(guó)外先進(jìn)技術(shù)和設(shè)備，單面板、雙面板和多層板均獲得快速發(fā)展，國(guó)內(nèi) PCB 產(chǎn)業(yè)由小到大逐步發(fā)展起來(lái)。 從產(chǎn)量構(gòu)成來(lái)看，中國(guó) PCB 產(chǎn)業(yè)的主要產(chǎn)品已經(jīng)由單面板、雙面板轉(zhuǎn)向多層板，而且正在從 4～ 6 層向 6～ 8 層以上提升。其次，從產(chǎn)品結(jié)構(gòu)上來(lái)看，仍然以中、低層板生產(chǎn)為主，雖然 FPC、 HDI 等增 長(zhǎng)很快，但由于基數(shù)小，所占比例仍然不高。將行業(yè)評(píng)級(jí)由 “ 回避 ” 上調(diào)到 “ 良好 ” 。 軟件中的 Constraint Manger 提供了簡(jiǎn)潔明了的接口方便使用者設(shè)定和查看 Constraint 宣告。 用戶在布線時(shí)做過(guò)更名、聯(lián)機(jī)互換以及修改邏輯后，可以非常方便地回編到 Capture 線路圖中，線路圖修改后也可以非常方便地更新到 Allegro 中；用戶還可以在 Capture 與 Allegro 之間對(duì)對(duì)象的互相點(diǎn)選及修改。 在輸出的部分，底片輸出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以及直接輸出 ODB++ 等多樣化格式數(shù)據(jù)當(dāng)然還支持生產(chǎn)所需的 Pick amp。 Allegro 有著 操作方便，接口友好，功能強(qiáng)大，北華航天工業(yè)學(xué)院畢業(yè)論文 10 整合性好 等諸多優(yōu)點(diǎn)，是一家公 司投資 EDA 軟件的理想選擇。 四、 EAGLE Layout 這是歐洲使用最廣泛的 PCB 設(shè)計(jì)軟件。封裝還是溝通芯片 Die 與外部系統(tǒng)電路的橋梁， Die 上的接點(diǎn)用導(dǎo)線連接到封裝外殼的引腳上，這些引腳又通過(guò)印制電路板 上的導(dǎo)線與其他器件建立連接。 DIP 封裝的 CPU 芯片有兩排引腳，需要插入到具有 DIP 結(jié)構(gòu)的芯片插座上 ,如 圖 31 所示 。 特點(diǎn)： 提高了貼裝成品率，潛在地降低了成本； BGA陣列焊 球的引腳很短，縮短了信號(hào)的傳輸路徑； 北華航天工業(yè)學(xué)院畢業(yè)論文 12 BGA的陣列焊球與基板的接觸面大、短，有利于散熱 ， 如 圖 32所示 。 圖 33 SOP 器件 四側(cè)引腳扁平封裝 (QFP) QFP( Quad Flat Package）四側(cè)引腳扁平封裝，該封裝實(shí)現(xiàn)的芯片引腳之間距離很小， 管腳很細(xì)，一般大規(guī)?；虺笠?guī)模集成電路采用這種封裝形式，其引腳數(shù)一般都在北華航天工業(yè)學(xué)院畢業(yè)論文 13 100 以上。 QFN 是日本電子機(jī)械工業(yè)會(huì)規(guī)定的名稱。 圖 36 SOT 封裝 (SIP) SIP（ System In a Package 系統(tǒng)級(jí)封裝）是將多種功能芯片，包括處理器、存儲(chǔ)器等功能芯片集成在一個(gè)封裝內(nèi)，從而實(shí)現(xiàn)一個(gè)基本完整的功能。從嚴(yán)格意義上來(lái)講，所有電壓信號(hào)都是差分的，因?yàn)橐粋€(gè)電壓只能是相對(duì)于另一個(gè)電壓而言的。 另一方面，一個(gè)差分信號(hào)作用在兩個(gè)導(dǎo)體上 ,信號(hào)值是兩個(gè)導(dǎo)體間的電壓差。如果線的厚度、寬度以 及與地平面之間的距離是可控制的，則它的特性阻抗也是可以控制的， 如圖 37 所示 。 ． 20H 規(guī)則 由于電源層與地層之間的電場(chǎng)是變化的，在板的邊緣會(huì)向外輻射電磁干擾，稱為邊沿效應(yīng)。 ． 信號(hào)完整性 (Si) 信號(hào)完整性（ Signal Integrity）：就是指電路系統(tǒng)中信號(hào)的質(zhì)量，如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳送到接收端，我們就稱該信號(hào)是完整的 。 ． 電磁干擾 （ EMI） （ Electromagic Interference 簡(jiǎn)稱 EMI）電磁干擾是指電磁波與電子元件作用后而產(chǎn)生的干擾現(xiàn)象，有傳導(dǎo)干擾和輻射干擾兩種。數(shù)字?jǐn)?shù)據(jù)則采用數(shù)字信號(hào) (Digital Signal)，例如用一系列斷續(xù)變化的電壓脈沖 (如 我們可用恒定的正電壓表示二進(jìn)制數(shù) 1，北華航天工業(yè)學(xué)院畢業(yè)論文 17 用恒定的負(fù)電壓表示二進(jìn)制數(shù) 0)，或光脈沖來(lái)表示。 Never 不進(jìn)行 DRC檢查，該先頂可以提高 Allegro 的運(yùn)行速度。 圖 39 器件間報(bào)錯(cuò) 圖 310 線線報(bào)錯(cuò) ． 裝配設(shè)計(jì) (DFA) DFA(Design For Assembly)是指通過(guò)對(duì)產(chǎn)品裝配過(guò)程進(jìn)行深入分析，設(shè)計(jì)出能夠?qū)崿F(xiàn)產(chǎn)品設(shè)計(jì)優(yōu)化組合的裝配流程，其主要目標(biāo)是使裝配成本最小化。 祼板測(cè)試：是在 PCB 板加工完成，尚未裝配和焊接元器件之前進(jìn)行測(cè)試，用于發(fā)現(xiàn)是否存在短路和斷路現(xiàn)象。 ． Gerber 文件 Gerber 文件是所有電路設(shè)計(jì)軟件都可以產(chǎn)生的 文件，在電子組裝行業(yè)又稱為模版文件（ stencil data） ,在 PCB制造業(yè)又稱為光繪文件。再少量的 PCB設(shè)計(jì)中，采用了在電源地平面層布線或者在布線層走電源地網(wǎng)絡(luò)的情況。在消費(fèi)類產(chǎn)品方面，由于批量生產(chǎn)數(shù)量巨大，研發(fā)階段即使適當(dāng)冒些技術(shù)風(fēng)險(xiǎn)也要用盡量少的層數(shù)來(lái)完成 PCB 的設(shè)計(jì)，以降低批量生產(chǎn)的成本。 ，以保證汪正的回流通道。 以上為層疊設(shè)計(jì)的常規(guī)原則，在實(shí)際開(kāi)展層疊設(shè)計(jì) 時(shí)， PCB 工程師可以通過(guò)增加相鄰布線層的間距，縮小對(duì)應(yīng)布線層到參開(kāi)層的間距，進(jìn)而控制層間布線串?dāng)_率的前提下，可以使用兩信號(hào)層直接相鄰。隨著電子行業(yè)的飛速發(fā)展，數(shù)據(jù)吞吐量從單位時(shí)間幾兆、幾十兆發(fā)展到了 10Gbit/s 率的提升帶來(lái)了高速理論的飛速發(fā)展， PCB 走線不能簡(jiǎn)單的看做連接的載體了，而是要從傳輸線的理論來(lái)分析各種分布參數(shù)帶來(lái)的影響。 在功率電感，變壓器等感性器件的投影區(qū)下方不要走線鋪銅； 關(guān)鍵信號(hào)要布在優(yōu)選層，以地平面為參考平面； 關(guān)健信號(hào)考慮使用包地處理； 保證關(guān)鍵信號(hào)的布線通道，盡量吧關(guān)鍵信號(hào)的引線縮短，不與其他關(guān)鍵信號(hào)交叉； 任何信號(hào) ，包括信號(hào)的回流路徑，都要避免形成環(huán)路，這是 EMC 設(shè)計(jì)的重要原則之一。 需要滿足載流能力，保證足夠的寬度、合理的電源通道，盡量使電源路徑短。布線時(shí)，主要遵循以下原則： 嚴(yán)格計(jì)算布線通道，滿足載流能力； 還要關(guān)注過(guò)孔的載流能力，合理規(guī)劃過(guò)孔 數(shù)量和位置； 發(fā)熱量大的芯片下方有空的位置可以大面積的加地銅，并添加地孔來(lái)加強(qiáng)散熱； 大功率發(fā)熱量的器件的投影區(qū)內(nèi)在所有層都不要走高速線和敏感信號(hào)線； 已經(jīng)添加有散熱焊盤(pán)的發(fā)熱器件，在散熱焊盤(pán)上添加過(guò)孔來(lái)加強(qiáng)散熱。 （ 2）兩根信號(hào)按差分線處理，線寬要粗些，（一般為 10MIL）； （ 3）晶體的器件面需鋪 GND SHAPE，加ＧＮＤ VIA，晶體下方不能有其他同層信號(hào)穿過(guò) ， 如圖 61所示。 圖 63 時(shí)鐘驅(qū)動(dòng)電路 網(wǎng)口電路由連接器，（ RJ45）隔離變壓器，數(shù)據(jù)收發(fā)橋片，去耦電容，匹配電阻組成。 網(wǎng)口布線注意事項(xiàng)： 網(wǎng)口信號(hào)一般由兩對(duì)差分線組成，初級(jí)端的差分線可不控阻抗，線寬盡量粗，（一般為 12MIL）次級(jí)差分線按一般的差分線要求處理； 變壓器的中心抽頭經(jīng)電容接地的信號(hào)，線寬要加粗，一般為 20MIL。 圖 65 光口電路 （ LDO） 電路由輸入去耦電容，轉(zhuǎn)換芯片，輸出去耦電容，反饋電路組成，布線時(shí)，整個(gè)電路盡量用鋪銅的形式來(lái)處理，輸入 VIA 打在輸入電容前，輸出 VIA 打在輸出電容后；反饋電路 用 20MIL 寬度處理即可，若轉(zhuǎn)換芯片有散熱焊盤(pán)時(shí)，需在散熱焊盤(pán)鋪 SHAPE，均勻加些 VIA，以便更好的散熱 ， 如圖 66 所示。布線時(shí)線寬盡量加粗，推薦使用 15MIL 的走線，布線盡量遠(yuǎn)離其他線號(hào)，盡可能進(jìn)行包地處理。 圖 69 USB 接口電路 北華航天工業(yè)學(xué)院畢業(yè)論文 27 第 七 章： DDR3 的 PCB 設(shè)計(jì)實(shí)例 DDR SDRAM 全稱為 Double data rate SDRAM，中文名為“雙倍數(shù)據(jù)流 SDRAM”。同時(shí) DDR3 將地址、控制和時(shí)鐘線的端接電阻移到了內(nèi)存條上，所以主板上將不需要任何端接電阻，簡(jiǎn)化了主板的設(shè)計(jì)，節(jié)約了空間。 在 DDR3 系統(tǒng)中，對(duì)于內(nèi)存系統(tǒng)工作非常重要的參考電壓 VREF 將分為兩個(gè)信號(hào)，即為命令地址與地址信號(hào)服務(wù)的 VREFCA 和為數(shù)據(jù)服務(wù)的 VREFDQ，這將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級(jí)。 北華航天工業(yè)學(xué)院畢業(yè)論文 28 DDR3 新增的重置（ Reset）功能： 重置是 DDR3 新增的一項(xiàng)重要功能，并為此專門(mén)準(zhǔn)備了一個(gè)引腳。 在 Reset 期間， DDR3 內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位， DLL（延遲鎖相環(huán)路）與時(shí)鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動(dòng)靜。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用 512 個(gè)時(shí)鐘周期，在退出自刷新操作后用 256 個(gè)時(shí)鐘周期、在其他情況下用 64 個(gè)時(shí)鐘周期）對(duì)導(dǎo)通電阻和 ODT 電阻進(jìn)行重新校準(zhǔn)。同個(gè)數(shù)據(jù)組的信號(hào)應(yīng)該在同一個(gè)信號(hào)層上走線，換層也應(yīng)該一起換，為了方便在同一個(gè)信號(hào)層走線可以將數(shù)據(jù)位互換。 一般來(lái)說(shuō)， DDR3 中控制組和地址組一起走 FLYby，這個(gè)大組可以換層，而每個(gè)數(shù)據(jù)組不能必須同組同層。 各數(shù)據(jù)組以時(shí)鐘線為準(zhǔn)，公差+/500mil。 150mil。 VREF 電壓作為信號(hào)接收端的參考，由于疊加在 VREF 電壓的串?dāng)_或噪聲能直接導(dǎo)致內(nèi)存總線北華航天工業(yè)學(xué)院畢業(yè)論文 30 發(fā)生潛在的時(shí)序錯(cuò)誤、抖動(dòng)和漂移。而且無(wú)論是在 DDR 控制器端還是 DDR 器端， VREF 腳附近都應(yīng)放置去耦電容，消除高頻噪聲。 7. 4．其他總結(jié) 1．有效的利用 DDR 內(nèi)置的 ODT，這樣既節(jié)約 PCB 空間，又能夠獲得更好的匹配效果。 5．等長(zhǎng)要求根據(jù)實(shí)際時(shí)鐘頻率有 關(guān)，時(shí)鐘頻率較高的時(shí)候需要進(jìn)行仿真。半固化片可用作多層印制板的內(nèi)層導(dǎo)電圖形的黏結(jié)材料和層間絕緣。而 半固化片構(gòu)成所謂的浸潤(rùn)層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過(guò)程中其厚度會(huì)發(fā)生一些變化。 3. core:芯板，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。 7．在使用排阻進(jìn)行匹配的時(shí)候，數(shù)據(jù)組信號(hào)的排阻內(nèi)不能有其他信號(hào)組的信號(hào)。 3．如果 DDR 使用較高時(shí)鐘頻率，可以考慮只使用終端電阻匹配，因?yàn)樵炊舜?lián)電阻會(huì)減慢信號(hào)翻轉(zhuǎn)速度。 Vtt為終端匹配電阻的電源，由于具有較大的瞬時(shí)電流，設(shè)計(jì)時(shí)應(yīng)考慮電源額定電流，對(duì)于一片 DDR 負(fù)載，往往在 2A 到 3A，布線時(shí)需鋪平面，如果走線則線寬大于應(yīng) 250mil。目前中興庫(kù)中有專用的 DDR 終端匹配電源芯片 (LP2996)，既能提供良好的參考電壓，也能 滿足 DDR 的上電順序要求，該芯片的 SENSE 引腳還能根據(jù)負(fù)載處的實(shí)際壓降進(jìn)行補(bǔ)償。各數(shù)據(jù)組之間，以時(shí)鐘線為基準(zhǔn)，等長(zhǎng)差范圍設(shè)置為 0500mil。 其中差分時(shí)鐘之間 (CLK_P 與 CLK_N)等長(zhǎng)不大于 5mil。 表 71 DDR 等長(zhǎng)規(guī)則 電平標(biāo)準(zhǔn) 時(shí)鐘頻率 信號(hào)名稱 備注 SSTL_CLASSI 150M CLK_FPGA1_DDR_P CLK_FPGA1_DDR_N DDRII 時(shí)鐘。 地址 /命令組： MA[0:14]、 BA0、 BA BA RAS、 CAS、 WE 控制組：時(shí)鐘使能 CKE、片選 CS、終端電阻選通 ODT 為一組，對(duì)內(nèi)存條來(lái)說(shuō) DIMM0用到了 CKE0、 CKE CS0、 CS ODT0、 ODT1。 ckp0 和 ckn0 為一對(duì)。 新增 ZQ 校準(zhǔn)功能： ZQ 也是一個(gè)新增的腳，在這個(gè)引腳上接有一個(gè) 240 歐姆的低公差參考電阻。這一引腳將使 DDR3 的初始化處理變得簡(jiǎn)單。 （ Burst Length， BL）： 由于 DDR3 的預(yù)取為 8bit，所以突發(fā)傳輸周期（ Burst Length， BL）也固定為 8，而對(duì)于 DDR2和早期的 DDR架構(gòu)系統(tǒng)， BL=4也是常用的， DDR3為此增加了一個(gè) 4bit Burst Chop（突發(fā)突變）模式，即由一個(gè) BL=4 的讀取操作加上一個(gè) BL=4 的寫(xiě)入操作來(lái)合成一個(gè) BL=8的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過(guò) A12 地址線來(lái)控制這一突發(fā)模式。 DDR3 的 VDD 電壓降低至 ，比采用 的 DDR2 省電 20%左右。 概述 ． FLYBY 設(shè)計(jì) 采用 flyby 拓?fù)浣Y(jié)構(gòu)是 DDR3 的最大更新之一，主要目的是提升信號(hào)質(zhì)量，來(lái)支持更高頻率的設(shè)計(jì)。 圖 67 VGA 接口電路 電路 電