【正文】 ....................................... 47 ............................................................... 47 ............................................................. 47 ............................................................... 48 ............................................................... 49 致 謝 .................................................................. 50 參考文獻(xiàn) .................................................................. 51 北華航天工業(yè)學(xué)院畢業(yè)論文 5 PCB 電路設(shè)計(jì)與制作工藝 第一章 PCB 概述 簡(jiǎn)介及歷史 PCB 就是印刷電路板（ Printed circuit board， PCB 板） ,簡(jiǎn)單的說(shuō)就是置有集成電路和其他電子組件的薄板。 1943 年，美國(guó)人將該技術(shù)大量使用于軍用收音機(jī)內(nèi)。而現(xiàn)在，電路面板只是作為有效的實(shí)驗(yàn)工具而存在；印刷電路板在電子工業(yè)中已經(jīng)占據(jù)了絕對(duì)統(tǒng)治的地位。而東莞已經(jīng)專門指定四個(gè)城鎮(zhèn)作為 “ 污染產(chǎn)業(yè) ” 生產(chǎn)基地 ，禁止在劃定的區(qū)域之外再建造新廠。裸板（上頭沒(méi)有零件）也常被稱為 印刷線路板 Printed Wiring Board（ PWB）。 通常 PCB 的顏色都是綠色或是棕色，這是阻焊漆（ solder mask）的顏色。 為了將零件固定在 PCB 上面，我們將它 們的接腳直接焊在布線上， 在最基本的 PCB（單面板）上，零件 都集中在其中一面，導(dǎo)線則都集中在另一面．這么一來(lái)我們就需要在板子上打洞 ，這樣接腳才能穿過(guò)板子到另一面，所以零件的接腳是焊在另一面上的， 因?yàn)槿绱?，北華航天工業(yè)學(xué)院畢業(yè)論文 6 PCB 的正反面分別被稱為零件面（ Component Side）與焊接面（ Solder Side）。 印刷電路板以不導(dǎo)電材料所制成的平板，在此平板上通常都有設(shè)計(jì)預(yù)鉆孔以安裝芯片和其它電子組件。 設(shè)計(jì) 印制電路板的設(shè)計(jì)是以電路原理圖為根據(jù)，實(shí)現(xiàn)電路設(shè)計(jì)者所需要的功能。 的分類 ： 分為單面板、雙面板和多層板。它用作支撐各種元器件 ，并能實(shí)現(xiàn)它們之間的電氣連接或電絕緣。窯的建設(shè)投資巨大，一般需上億資金，且一旦點(diǎn)火必須 24 小時(shí)不間斷生產(chǎn)，進(jìn)入退出成本巨大。 銅箔： 銅箔是占覆銅板成本比重最大的原材料，約占覆銅板成本的 30%(厚板 )和 50%(薄板 )，因此銅箔的漲價(jià)是覆銅板漲價(jià)的主要驅(qū)動(dòng)力。覆銅板行業(yè)資金需求量不高，大約為 30004000 萬(wàn)元左右，且可隨時(shí)停產(chǎn)或轉(zhuǎn)產(chǎn)。 北華航天工業(yè)學(xué)院畢業(yè)論文 8 國(guó)際 PCB 行業(yè)發(fā)展?fàn)顩r 目前，全球 PCB 產(chǎn)業(yè)產(chǎn)值占電子元件產(chǎn)業(yè)總產(chǎn)值的四分之一以上，是各個(gè)電子元件細(xì)分產(chǎn)業(yè)中比重最大的產(chǎn)業(yè)，產(chǎn)業(yè)規(guī)模達(dá) 400 億美元。 2020 年，中國(guó) PCB 產(chǎn)值超過(guò)臺(tái)灣，成為第三大 PCB產(chǎn)出國(guó)。隨著多層板、 HDI 板、柔性板的快速增長(zhǎng)，我國(guó)的 PCB產(chǎn)業(yè)結(jié)構(gòu)正在逐步得到優(yōu)化和改善。再次，我國(guó) PCB 生產(chǎn)設(shè)備大部分依賴進(jìn)口，部分核心原材料也只能依靠進(jìn)口，產(chǎn)業(yè)鏈的不完整也阻礙了國(guó)內(nèi) PCB 系列企業(yè)的發(fā)展腳步。 北華航天工業(yè)學(xué)院畢業(yè)論文 9 第二章 Allegro SPB 及相關(guān) PCB 設(shè)計(jì) 平臺(tái)簡(jiǎn)介 簡(jiǎn)介 Allegro 是 Cadence 推出的先進(jìn) PCB 設(shè)計(jì)布線工具。它與 Capture 的結(jié)合讓 . 電子工程師在繪制線路圖時(shí)就能設(shè)定好規(guī)則數(shù)據(jù)，并能一起帶到 Allegro 工作環(huán)境中，自動(dòng)在擺零件及布線時(shí)依照規(guī)則處理及檢查，而這些規(guī)則數(shù)據(jù)的經(jīng)驗(yàn)值均可重復(fù)使用在相同性質(zhì)的電路板設(shè)計(jì)上。 對(duì)于業(yè)界所重視的銅箔的繪制和修改功能， Allegro 提供了簡(jiǎn)單方便的內(nèi)層分割功能，以及能夠?qū)φ?fù)片內(nèi)層的檢閱。 Place 、 NC Drill 和 BareBoard Test 等等原始數(shù)據(jù)輸出。 PCB 設(shè)計(jì)軟件簡(jiǎn)介： 一、國(guó)內(nèi)用的比較多的是 protel， protel 99se， protel DXP， Altium，這些都是一個(gè)公司發(fā)展，不斷升級(jí)的軟件；當(dāng)前版本是 Altium Designer 比較簡(jiǎn)單，設(shè)計(jì)比較隨意，但是做復(fù)雜的 PCB 這些軟件就不是很好。 上述所說(shuō) PCB設(shè)計(jì)軟件，用的比較多的， Cadence spb 和 MentorEE 是里面當(dāng)之無(wú)愧的王者。芯片的封裝技術(shù)已經(jīng)經(jīng)歷了好幾代的變遷，封裝類型從 DIP ， QFP， PGA， BGA，到 CSP 再到 MCM， SIP，技術(shù)指標(biāo)一代比一代先進(jìn)，包括芯片面積與封裝面積之比越來(lái)越接近為一，適用頻率越來(lái)越高，耐溫性能越來(lái)越好。 圖 31 DIP 器件 球柵陣列封裝 (BGA) BGA (Ball Grid Array)球狀引腳柵格陣列封裝技術(shù)，高密度表面裝配封裝技術(shù)。 圖 32 BGA器件 (SOP) SOP 是 Small Outline Package 的縮寫，中文含意為小外形封裝，是一種集成電路的封裝技術(shù)。 特點(diǎn)： 該封裝芯片時(shí)操作方便，可靠性高； 其封裝外形尺寸較小，寄生參數(shù)減小，適合高頻應(yīng)用； 該封裝技術(shù)主要適合用 SMT 表面安裝技術(shù)在 PCB 上安裝布線 ， 如圖 34所示。封裝四側(cè)配置有電極觸點(diǎn)，由于無(wú)引腳，貼裝占有面積比 QFP 小，高度比 QFP 低 ， 如圖 35 所示 。與 SOC（ System On a Chip系統(tǒng)級(jí)芯片）相對(duì)應(yīng)。在某些系統(tǒng)里，系統(tǒng)“地”被用作電壓基準(zhǔn)點(diǎn)。差分信號(hào)與普通的單端信號(hào)相比的優(yōu)勢(shì)： a、抗干擾能力強(qiáng)，因?yàn)閮蓚€(gè)根差分線之間的耦合很好，當(dāng)外界存在嗓聲干擾時(shí)，是同時(shí)被 耦合到兩條線上，而接收端關(guān)心的只是兩信號(hào)的差值； b、能有效抑制 EMI，由于兩根性的極性相反，所以它們對(duì)外輻射的電磁場(chǎng)可以相互抵消，泄放到個(gè)界的電磁能量少； c、時(shí)序定位精確，由于兩根信號(hào)的開(kāi)關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通單北華航天工業(yè)學(xué)院畢業(yè)論文 15 端信號(hào)信靠高低兩個(gè)閾值電壓確定。 圖 37 圖 38 ． 帶狀線 (stripline/double stripline） 帶狀線是一條置于兩層導(dǎo)電平面之間的電介質(zhì)中間的銅帶線。解決的辦法是將電源層內(nèi)縮，使得電場(chǎng)只在接地層的范圍內(nèi)傳導(dǎo)，以一個(gè) H（電源和地之間的介質(zhì)厚度）為單位，若內(nèi) 20H 則可以將 70%的電場(chǎng)限制在接地層邊沿內(nèi)，內(nèi)縮 100H 則可以將 98%的電場(chǎng)限制在內(nèi)。信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值。傳導(dǎo)干擾是指通過(guò)導(dǎo)電介質(zhì)把一個(gè)電網(wǎng)絡(luò)上的信號(hào)耦合 (干擾 )到另一個(gè)電網(wǎng)絡(luò)。 ． 設(shè)計(jì)規(guī)則檢測(cè) (DRC) DRC(Design Rule Check ),Allegro 通過(guò)設(shè)計(jì)規(guī)則檢測(cè)來(lái)保證設(shè)計(jì)符合所指定屬性與設(shè)計(jì)規(guī)則的要求， DRC 檢測(cè)可以實(shí)時(shí)進(jìn)行（叫做在線 DRC,Online DRC),也可以在一定的時(shí)刻一次進(jìn)行（叫做批處理 DRC,Batch DRC).當(dāng) Allegro 檢測(cè)到違反設(shè)計(jì)規(guī)則時(shí)，將在違 規(guī)處顯示一個(gè) DRC 錯(cuò)誤標(biāo)記， Allegro 的 DRC 檢查有三種模式： Always(或 者 on)運(yùn)行所有命令的同時(shí)進(jìn)行 DRC檢測(cè)，也就是在線模式。 常見(jiàn)的 DRC 有： C/C:package 到 package 間距錯(cuò)識(shí)：如 圖 39所示 。主要包括下面的內(nèi)容： 北華航天工業(yè)學(xué)院畢業(yè)論文 18 元件間距、元件擺放方向與安裝層、引腳跨距、可測(cè)試性、孤立通孔、殘余走線。 在線測(cè)試：是在裝配和焊接元器件之后進(jìn)行的，針對(duì)器件進(jìn)行測(cè)試，發(fā)現(xiàn)元器件質(zhì)量缺陷、元器件安裝錯(cuò)誤和連線的短路開(kāi)路等器件焊接問(wèn)題。 北華航天工業(yè)學(xué)院畢業(yè)論文 19 第 四 章 層疊設(shè)計(jì)與阻抗控制 層的構(gòu)成 單板的層疊由電源層，地層，和信號(hào)層組成。 PCB 層數(shù)選擇 在層數(shù)確定時(shí)，根據(jù)單板的電源，地的種類，分布確定電源地的層數(shù)；根據(jù)正整版的布線密度、關(guān)鍵器件的布線通道、主要信號(hào)頻率、速率、特殊布 線要求的信號(hào)種類、數(shù)量確定布線層數(shù)。而在服務(wù)器、核心網(wǎng)絡(luò)設(shè)備等方面， PCB 的成本相對(duì)可以忽略不計(jì)，產(chǎn)品的性能指標(biāo)就要優(yōu)先考慮，此時(shí) PCB的層數(shù)設(shè)計(jì)方面會(huì)適當(dāng)增加層數(shù)，以減少信號(hào)之間的串?dāng)_，確保參考平面的完整性，以及電源地平面相鄰，降低平面阻抗 。 ，以減少串?dāng)_。對(duì)于比較注重成本的消費(fèi)類產(chǎn)品，可以弱化電源與地平面相鄰降低平面阻抗的方式，從而盡可能減少布線層，降低 PCB 成本。同時(shí) PCB 的復(fù)雜程度和密度也同時(shí)在不斷增加，高密度給 PCB 布線帶來(lái)極大困難的同時(shí)，也需要 PCB 工程師更加深入的了解 PCB 生產(chǎn)加工流程和其工藝參數(shù)。 北華航天工業(yè)學(xué)院畢業(yè)論文 21 走線的拓?fù)浣Y(jié)構(gòu)是高速信號(hào)控制信號(hào)質(zhì)量的重要手段之一。具體如下：電源的入口電路要做 好先防護(hù)后濾波的原則； 芯片及其濾波電容的引腳要盡量短粗，儲(chǔ)能電容要多打孔，減小布線帶來(lái)的安裝電感； 考慮安規(guī)要求，電源的網(wǎng)絡(luò)壓差較大時(shí)需要遠(yuǎn)離，高電壓網(wǎng)絡(luò)插件引腳和過(guò)孔需要做挖空處理。 PCB 布線是一個(gè)系統(tǒng)的工程， PCB 工程師需要具備多學(xué)科的綜合知識(shí)，同時(shí)還需要較強(qiáng)的綜合處理能力，綜合各方面需求取得加好的平衡。 圖 61 無(wú)源晶體電路 （ 1）電路由一個(gè)有源晶體，一個(gè)匹配電阻，（一般為 33 歐）一個(gè)小電容（ ），一個(gè)大電容（ 10U），一個(gè)磁珠組成，其 中兩電容與磁珠組成一個(gè) LC濾波電路； （ 2）晶體的器件面需鋪 GND SHAPE，加ＧＮＤ VIA，晶體下方不能有其他同層信號(hào)穿過(guò)。 網(wǎng)口的種類：常見(jiàn)的網(wǎng)口 有百兆以太網(wǎng)，千兆以太網(wǎng)。 變壓器下方，所有的層必須掏空處理，一般添加 ANTI ETCH，寬度在 100MIL 以上。 圖 66 LDO 電路 音 頻號(hào)一般包括： SPKR_L+/。 北華航天工業(yè)學(xué)院畢業(yè)論文 25 接口電路 電路由 VGA 連接器，去耦電容，磁珠，上拉電阻，匹配電阻，供電電源等組成， R,G,B的信號(hào)要盡量的粗，（一般為 15MIL）信號(hào)相互間距及其他信號(hào)的間距應(yīng)盡量大，盡可能的對(duì) R， G， B 信號(hào)進(jìn)行包地處理， HSYNC/VSHYNC 是場(chǎng)同步信號(hào)，信號(hào)按類差分處理進(jìn)行布局，遠(yuǎn)離其他信號(hào)，阻抗控制在 75 歐 ， 如圖 67 所示 。 DDR經(jīng)過(guò)幾代的發(fā)展，現(xiàn)在市面上主流是 DDR3，而新的 DDR4 也已經(jīng)呼之欲出，甚至已經(jīng)有部分 DDR4 的產(chǎn)品了。 電源設(shè)計(jì) DDR3 有三類電源，分別是 VDD、 VTT、和 VREF。對(duì)于 PCB 設(shè)計(jì)時(shí)， VREF 的布局上更加方便把各自的濾波電容處理到位，布線上也能區(qū)分開(kāi)來(lái)，更加容易控制相互之間的干擾。 DRAM 業(yè)界很早以前就要求增加這一功能，如今終于在 DDR3 上實(shí)現(xiàn)了。這樣一來(lái)，將使 DDR3達(dá)到最節(jié)省電力的目的。 走線注意事項(xiàng) 時(shí)鐘組：差分時(shí)鐘信號(hào)，每一對(duì)信號(hào)都是同頻同相的。比如 dq2 信號(hào)在走線的時(shí)候發(fā)現(xiàn)如果按照原理圖來(lái)走線會(huì)跟 dq4 交錯(cuò)，這樣就不得不換層走線，我們通過(guò)互換數(shù)據(jù)位就可以使信號(hào)走同層，對(duì)內(nèi)存來(lái)說(shuō)每一位存進(jìn)什么內(nèi)容讀出也是什么內(nèi)容，互換不會(huì)受影響，但是互換的條件必須是在同一組內(nèi) 8個(gè) bit 之間。 由于 DDR 工作頻率高，對(duì)信號(hào)等長(zhǎng)有更嚴(yán)格的要求，實(shí)際的 PCB 設(shè)計(jì)中對(duì)所有信號(hào)都進(jìn)行等 長(zhǎng)控制是不太現(xiàn)實(shí)的，也沒(méi)有這個(gè)必要，根據(jù) DDR 的實(shí)際工作方式，僅需要實(shí)現(xiàn)如下的等長(zhǎng)約束 ， 如表 71所示 。 SSTL_CLASSI 150M FPGA1_DDR_A[12:0] FPGA1_DDR_RAS* FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK[3:0] 地址命令線等長(zhǎng)要求： 對(duì)于每片 FPGA 與 DDR 地址命令組與時(shí)鐘信號(hào)等長(zhǎng)公差 +/150mil。 數(shù)據(jù)組內(nèi)以 DQ[0]為基準(zhǔn)，等長(zhǎng)控制在 25mil 以內(nèi)。因此要求 Vref 具有良好的性能，紋波盡量小(50mV)。 VREF 的走線寬度應(yīng)該越寬越好，最好鋪銅，如果走線的話寬度應(yīng)大于 20mil。 2．使用 FPGA 做控制器時(shí)，在允許的情況盡量使用小的 I/O口驅(qū)動(dòng)電流，一方面減小信號(hào)過(guò)沖，另一方面可延長(zhǎng) DDR 的使用壽命。 6．對(duì)于多片 FPGA 并聯(lián)使用的情況，共用的時(shí)鐘、地址、控制等信號(hào)盡量靠近芯片后再分支。在層壓時(shí)，半固化片的環(huán)氧樹(shù)脂融化、流動(dòng)、凝固，將各層電路毅合在一起，并形成可靠的絕緣層。 通常多層板最外面的兩個(gè)介質(zhì)層都是浸潤(rùn)層，在這兩層的外面使用單獨(dú)的銅箔層