集成電路制造工藝(已修改)
2025-01-14 18:43 本頁面
【正文】 集成電路版圖設(shè)計(jì)與驗(yàn)證 第三章 集成電路制造工藝 ?雙極集成電路最主要的應(yīng)用領(lǐng)域是模擬和超高速集成電路。 ?每個(gè)晶體管之間必須在電學(xué)上相互隔離開，以防止器件之間的相互影響。 ?下圖為采用場(chǎng)氧化層隔離技術(shù)制造的 NPN晶體管的截面圖，制作這種結(jié)構(gòu)晶體管的簡要工藝流程如下所示： ?（ 1）原始材料選?。褐谱?NPN晶體管的原始硅材料通常是 P型輕摻雜硅片 ?（ 2）制作埋層：埋層的主要作用是減小集電極的串聯(lián)電阻 ?（ 3）初始氧化，利用熱氧化生長厚度約為500一 1000nm的氧化層 ?（ 4）生長 N型外延層 (圖 b) ?（ 5）形成橫向氧化物隔離區(qū) (圖 c， d， e) ?（ 6）形成基區(qū)（圖 f） ?（ 7）形成接觸孔（圖 g） ?（ 8）形成發(fā)射區(qū)（圖 h） ?（ 9）金屬化 ?（ 10）合金 ?（ 11）形成鈍化層 ?（ 12）測(cè)試、封裝，完成集成電路的制造工藝 ?早在 1963年， F． M． wanlass和 C T． Sah首次提出了 CMOS技術(shù)． CMOS是英文 Complementary Metal Oxide Semiconductor的簡稱，即互補(bǔ) CMOS技術(shù) ?可以簡單地將 CMOS反相器看成是電壓控制的單刀雙擲開關(guān)，當(dāng) vI為低電平時(shí)， NMOST截止，PMOST導(dǎo)通，輸出電子 vo為高；相反，當(dāng) vI為高電平時(shí)， NMOST導(dǎo)通， PMOST截止，輸出電平 vo為 ?低． ?在 CM0S反相器中，不論它處在哪一種邏輯狀態(tài) (Vl＝ VDD或 VSS)，都有一個(gè)晶體管處于截止態(tài)，因此電源和地之間的電流很小，CMOC電路的功耗也就很小。 ?除此以外， CMOC集成電路還具有設(shè)計(jì)靈活、抗干擾能力強(qiáng)、單一工作電源、輸入阻抗高、適合于大規(guī)模集成等特點(diǎn)， CMOS集成電路已經(jīng)以絕對(duì)優(yōu)勢(shì)成了集成電路工業(yè)的主流技術(shù)． ?（ 1）初始材料準(zhǔn)備：一般采用 (100)晶向的硅片 ?（ 2） 形成 N阱 (圖 (a)) ?初始氧化 ?淀積氮化硅層 ?光刻，定義出 N阱 ?反應(yīng)離子刻蝕氯化硅層 ? N阱離子注入，注磷 ?（ 3） 形成 P阱 (圖 (b)， (c)) ?在 N阱區(qū)生長厚氧化層，其它區(qū)域被氮化硅層保護(hù)而不會(huì)被氧化 ?去掉光刻膠及氮化硅層 ? P阱離子注
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