集成電路制造工藝-免費(fèi)閱讀
【正文】 2023年 1月 24日星期二 上午 2時 39分 51秒 02:39: ? 1最具挑戰(zhàn)性的挑戰(zhàn)莫過于提升自我。 2023年 1月 24日星期二 2時 39分 51秒 02:39:5124 January 2023 ? 1空山新雨后，天氣晚來秋。 , January 24, 2023 ? 很多事情努力了未必有結(jié)果，但是不努力卻什么改變也沒有。 :39:5102:39Jan2324Jan23 ? 1故人江海別，幾度隔山川。利用 CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜，例如摻雜或不摻雜的sio2 、多晶硅、非晶硅、氮化硅、金屬 (鎢、鉬 )等。 ?下圖為采用場氧化層隔離技術(shù)制造的 NPN晶體管的截面圖，制作這種結(jié)構(gòu)晶體管的簡要工藝流程如下所示： ?（ 1）原始材料選?。褐谱?NPN晶體管的原始硅材料通常是 P型輕摻雜硅片 ?（ 2）制作埋層：埋層的主要作用是減小集電極的串聯(lián)電阻 ?（ 3）初始氧化，利用熱氧化生長厚度約為500一 1000nm的氧化層 ?（ 4）生長 N型外延層 (圖 b) ?（ 5）形成橫向氧化物隔離區(qū) (圖 c， d， e) ?（ 6）形成基區(qū)（圖 f） ?（ 7）形成接觸孔（圖 g） ?（ 8）形成發(fā)射區(qū)（圖 h） ?（ 9）金屬化 ?（ 10）合金 ?（ 11）形成鈍化層 ?（ 12）測試、封裝，完成集成電路的制造工藝 ?早在 1963年， F． M． wanlass和 C T． Sah首次提出了 CMOS技術(shù)． CMOS是英文 Complementary Metal Oxide Semiconductor的簡稱，即互補(bǔ) CMOS技術(shù) ?可以簡單地將 CMOS反相器看成是電壓控制的單刀雙擲開關(guān)，當(dāng) vI為低電平時， NMOST截止，PMOST導(dǎo)通，輸出電子 vo為高；相反，當(dāng) vI為高電平時， NMOST導(dǎo)通， PMOST截止，輸出電平 vo為 ?低． ?在 CM0S反相器中，不論它處在哪一種邏輯狀態(tài) (Vl＝ VDD或 VSS)，都有一個晶體管處于截止態(tài)，因此電源和地之間的電流很小，CMOC電路的功耗也就很小。 ?并通過離子注入進(jìn)行場區(qū)摻雜，去膠以后利用氮化硅作為掩蔽層進(jìn)行場區(qū)氧化．最后再去掉氮化硅，便完成了 LOCOS隔離工藝． ? 靜夜四無鄰，荒居舊業(yè)貧。 2023年 1月 上午 2時 39分 :39January 24, 2023
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