【正文】 系統(tǒng)設(shè)計的重要工具。電子設(shè)計自動化系統(tǒng)包含專用集成電路、數(shù)字信號處理和單片機等方向，其中數(shù)字專用集成電路的一個重要分支就是可編程邏輯器件（ PLD） ?；?PLD 的電路控制方式是可靠的和可以預(yù)測的控制方式，其安全性很高，屬于智能控制的范疇。于是，在 彩燈 上實行這種 彩 燈控制方式是一種變化和進步，增加了 彩燈控制的高效性 ，降低了 彩 車的故障率。 PLD（ Programmable Logic Device） 是可編程邏輯器件的總稱， PLD 基本上可以完成任何數(shù)字器件的功能，從高性能 CPI 到簡單集成電路，均可以用 PLD 實現(xiàn)。通 過傳統(tǒng)的原理圖輸入，或是硬件語言的描述就可以自由地設(shè)計具備某種功能的數(shù)字系統(tǒng)：利用軟件仿真功能，可以檢驗設(shè)計的正確性；利用 PLD 的在線修改能力，可以在不必改動硬件電路的基礎(chǔ)上進行修改設(shè)計。具備設(shè)計時間短， PCB 面積小，系統(tǒng)的可靠性強等特點。目前，在通信、自動控制、信息處理等諸多領(lǐng)域發(fā)揮著重要的作用。 簡單介紹可編程邏輯器件的發(fā)展歷程。 自上世紀 60 年代以來，數(shù)字集成電路經(jīng)歷了從小規(guī)模集成電路（ SSI）、中規(guī)模集成電路（ MSI）、大規(guī)模集成電路（ LSI）到超大集成電路（ VLSI）的發(fā)展過程。期間， 唐勝艷 基于 VHDL語言的彩燈控制器設(shè)計 第 23 頁 共 29 頁 微電子技術(shù)迅 猛發(fā)展，集成電路的集成規(guī)模幾乎以平均每 1~2 年翻一番的速度快速增長。集成電路技術(shù)的發(fā)展也帶來了設(shè)計方法的進步，先進的 EDA（電子線路設(shè)計自動化）技術(shù)將傳統(tǒng)的“自下而上”的設(shè)計方法改變?yōu)椤白陨隙隆钡脑O(shè)計方法，利用計算機技術(shù)，設(shè)計者在實驗室里就可以設(shè)計出合適的 ASIC（專用集成電路）芯片以滿足特定電路的需要。作為 ASIC 的重要分支，可編程邏輯器件即 PLD 因其成本低、使用靈活、設(shè)計周期短、可靠性高且風(fēng)險小而得到普遍應(yīng)用，發(fā)展非常迅速。 PLD 始于上世紀 70 年代，目前已形成了許多類型的產(chǎn)品，其結(jié)構(gòu)、工 藝、集成度、速度和性能等都在不斷提高和改進。一般情況下，我們可按集成度對其分類，詳見圖 所示： 圖 可編程邏輯器件集成度分類 最早的 PLD 是 1970 年制成的 PROM（可編程只讀存儲器），它由固定的與陣列和可編程的或陣列組成。它采用熔絲工藝編程，只能寫一次，不能擦除和重寫，圖 為用 PROM 完成的半加器邏輯陣列，其中“”為固定連接，“ *”為可編程連接。其邏輯表達式為： F0=A0A1+A0A1 F=A0A1 可編程邏輯器件（ PLD） 簡單 PLD 復(fù)雜 PLD PROM PLA PAL GAL CPLD FPGA 唐勝艷 基于 VHDL語言的彩燈控制器設(shè)計 第 23 頁 共 29 頁 圖 用 PROM 完成的 半加器 20 世紀 70 年代中期，出現(xiàn)了可編程邏輯陣列（ PLA），它由可編程的與陣列和可編程的或陣列組成。 PLA 解決了 PROM 當輸入變量增加時會引起存儲容量迅速增加的問題，但價格較貴，編程復(fù)雜，支持 PLA 的開發(fā)軟件有一定難度，因而沒有得到廣泛應(yīng)用。 20 世紀 70 年代末期美國 MMI 公司率先推出可編程陣列邏輯（ PAL），它由可編程的與陣列和固定的或陣列組成，采用熔絲編程方式，雙極工藝制造，器件的工作速度很高， PAL 的輸出結(jié)構(gòu)種類很多，設(shè)計靈活，成為第一個得到廣泛應(yīng)用的 PLD。 20 世紀 80 年代初， Lattice 公司 發(fā)明了通用陣列邏輯（ GAL），這是一種可電擦寫、可重復(fù)編程并且可設(shè)置加密的 PLD。它采用了輸出邏輯宏單元（ OLMC）的形式和 E2CMOS 工藝，比 PAL 使用更加靈活，可取代大部分 SSI 和 MSI 數(shù)字集成電路。由于GAL 是在 PAL 基礎(chǔ)上設(shè)計的，能與許多種 PAL 器件保持兼容，可直接替代，所以目前在很多產(chǎn)品上仍有廣泛應(yīng)用。 上述幾種可編程邏輯器件由于陣列規(guī)模較小，片內(nèi)寄存器資源不足，不夠靈活，編程不便，目前只有 GAL 在中小規(guī)模數(shù)字邏輯方面還在應(yīng)用。而現(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的 CPLD 和 FPGA 為主。 CPLD 即復(fù)雜可編程邏輯器件，目前主要的半導(dǎo)體公司如 Xilinx， Altera， Lattice 和AMD 等都有各自的 CPLD 產(chǎn)品。作為 CPLD 器件，至少應(yīng)包含三種結(jié)構(gòu)：可編程邏輯宏單元，可編程 I/O 單元，可編程內(nèi)部連線。 可編程邏輯器件的應(yīng)用 隨著電子技術(shù)的高速發(fā)展，今天的 CPLD 和 FPGA 器件在集成度、功能和性能（速度及可靠性）方面已經(jīng)能夠滿足大多數(shù)場合的使用要求用 CPLD， FPGA 等大規(guī)?？删幊踢壿嬈骷〈鷤鹘y(tǒng)的標準集成電路、接口電路和專用集成電路已成為技術(shù)發(fā)展的必然趨勢。 PLD 在 電子技術(shù)領(lǐng)域中的應(yīng)用主要有以下三個方面。 1． 在微機系統(tǒng)中的應(yīng)用 CPLD/FPGA 可以取代現(xiàn)有的全部微機接口芯片，實現(xiàn)微機系統(tǒng)中的地址譯碼、總線控制、中斷及 DMA 控制、 DRAM 管理和 I/O 接口電路等功能。利用 CPLD/FPGA 可以把多個微機系統(tǒng)的功能集成在同一塊芯片中，即進行所謂的“功能集成”。 2． 在通信領(lǐng)域中的應(yīng)用 唐勝艷 基于 VHDL語言的彩燈控制器設(shè)計 第 23 頁 共 29 頁 現(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強、體積更小、速度更快、功耗更低。 CPLD/FPGA在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。所以現(xiàn)在無論是民用的轉(zhuǎn)彎動電話、程控交換機、集群電 臺、廣播發(fā)射機和調(diào)制解調(diào)器，還是軍用的雷達設(shè)備、圖像處理設(shè)計、遙控遙測設(shè)備、加密通信機都已廣泛地使用大規(guī)?？删幊踢壿嬈骷? 3． 在數(shù)字信號處理技術(shù)（ DSP）領(lǐng)域中的應(yīng)用 DSP 在很多領(lǐng)域內(nèi)具有廣泛的用途，如雷達、圖像處理、數(shù)據(jù)壓縮、數(shù)字電視和數(shù)字通信機等。隨著 DSP 系統(tǒng)復(fù)雜程度和功能要求的提高，用 DSP 解決方案愈現(xiàn)出其缺陷性：實時性不強、靈活性太差，不適合在實驗室或技術(shù)開發(fā)等場合使用等?，F(xiàn)在，CPLD/FPGA 為 DS 提供了解決問題的方案， CPLD/FPGA 和 DSP 的技術(shù)結(jié)合，能夠在集成度、速度（實時性）和系 統(tǒng)功能方面滿足 DSP 的需要。應(yīng)用 CPLD/FPGA 設(shè)計 DSP系統(tǒng)可以減少系統(tǒng)體積，提高系統(tǒng)的工作速度。例如，用 FPGA 可以將一塊 PC 機長卡大小的圖像處理板縮小到一塊 FPGA 芯片和幾片外圍電路上。 可編程邏輯器件是邏輯器件家族中發(fā)展最快的一類器件，可編程邏輯器件的出現(xiàn)使得其產(chǎn)品開發(fā)周期縮短、現(xiàn)場靈活性好、開發(fā)風(fēng)險變小，隨著工藝、技術(shù)及市場的不斷發(fā)展， PLD 產(chǎn)品的價格將越來越便宜、集成度越來越高、速度越來越快，再加上其設(shè)計開發(fā)采用符合國際標準的、功能強大的通用性 EDA 工具，可編程邏輯器件的應(yīng)用前景將愈來愈廣闊 ， CPLD/FPGA 以其不可替代的地位，將越來越受到業(yè)內(nèi)人士的關(guān)注。 PLD 在 ASIC 設(shè)計中也存在著廣泛的應(yīng)用。 可編程邏輯器件是在 ASIC（專用型集成電路 application specific integrated circuit）設(shè)計的基礎(chǔ)上發(fā)展起來的，在 ASIC 設(shè)計方法中，通常采用全定制和半定制電路設(shè)計方法，設(shè)計完成后如果不能滿足要求，就得重新設(shè)計再進行驗證這樣就使得設(shè)計開發(fā)周期變長，產(chǎn)品上市時間難以保證，大大增加了產(chǎn)品的開發(fā)費用。 CPLD/FPGA 芯片是特殊的 ASIC 芯片，它們除具有 ASIC 的特點之 外，還具有自身的優(yōu)勢。 目前， ASIC 的容量越來越大，密度已達到平均每平方英寸 1 百萬個門電路。但隨著密度的不斷提高，芯片則受到引腳的限制，片上芯片雖然很多，但接入內(nèi)核的引腳數(shù)目卻是有限的。而選用 CPLD/FPGA 則不存在這樣的限制，因為現(xiàn)在可達到的金屬層數(shù)目增強了產(chǎn)品的優(yōu)勢， CPLD/FPGA 芯片的規(guī)模越來越大，其單片邏輯門數(shù)已達到上百萬門，實現(xiàn)的功能也越來越強，同時可以實現(xiàn)系統(tǒng)集成。另外，與 ASIC 相比，可編程邏輯器件研制周期較短，先期開發(fā)費用較低，也沒有最少訂購數(shù)量的限制，所有這一切簡化了庫存管理。隨 著每個門電路成本的降低和每個器件中門電路數(shù)量的增加，可編程邏輯器件正在大舉打入傳統(tǒng)的門陣列領(lǐng)域，并已有少量的打入了標準單元 ASIC 的領(lǐng)域。 唐勝艷 基于 VHDL語言的彩燈控制器設(shè)計 第 23 頁 共 29 頁 可編程邏輯器件的發(fā)展方向 Altera 以 MAX CPLD 確定了全新的發(fā)展方向 最大的復(fù)雜可編程邏輯器件 （ CPLD）供應(yīng)商。 Altera 公司日前發(fā)布了新款 MAX 器件系列 ， 這是業(yè)界最低的 CPLD， MAX 系列的核心是新的體系結(jié)構(gòu)，它大大地降低了成本和功耗 Altera 在近十五年 PLD 的領(lǐng)導(dǎo)地位和創(chuàng)新的基礎(chǔ)上，推出了業(yè)界成本最低的 CPLD。 MAX 器件的成本是 CPLD 的一半 ， 它采用了新的查找表（ LUT）體系，因此每個 I/O 管腳的成本是市面上最低的，而且開創(chuàng)了 CPLD 體系的新紀元 Altera 摒棄了傳統(tǒng)的宏單元體系采用了查找表（ LUT）結(jié)構(gòu)滿足 CPLD 設(shè)計者的需求“基于 LUT 的體系采用 TSMC 的 嵌入 Flash 工藝 ，使其裸片尺寸是同樣工藝下競爭器件的四分之一，大大減小的裸片尺寸使得成本比上一代 MAX 降低了 50%。新的體系采用了為其優(yōu)化的交錯環(huán)形 I/O 管腳 ， 進一步降低了成本，這樣公司的產(chǎn)品將具有更大的成本優(yōu)勢 MAX 系列和上一代 MAX 產(chǎn)品相比 ， 成本降低了一半 ， 功耗只有其 十分之一 ， 同時保持 MAX 系列原有的即用性、單芯片、非易失性和易用性 ， MAX 器件系列采用 TSM 成本優(yōu)化的 ， Flash 工藝，而且新的系列容量翻了兩番 ， 性能是上一代 MAXCPLD 的兩倍多采用 MAX 器件 ， 大批量消費類、通信、工業(yè)和計算設(shè)計的工程師能夠用 MAX 器件替代更昂貴和不夠靈活的小型 ASIC 和 ASSP?！? 唐勝艷 基于 VHDL 語言的彩燈控制器設(shè)計 第 8 頁 共 29 頁 2 理論基礎(chǔ) FPGA/CPLD 概述 隨著數(shù)字集成電路的不斷更新和換代，特別是可編程邏輯器件的出現(xiàn)，使得傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法發(fā)生了根本的改變?？删幊踢壿嬈骷?的靈活性使得硬件系統(tǒng)設(shè)計師在實驗室里用一臺計算機、一套相應(yīng)的 EDA 軟件和可編程邏輯芯片就可以完成數(shù)字系統(tǒng)設(shè)計與生產(chǎn)，而其中應(yīng)用最廣泛的可編程邏輯器件當屬 FPGA 和 CPLD。 FPGA 和 CPLD 都是可編程邏輯器件，它們是在 PAL、 CAL 等邏輯器件的基礎(chǔ)上發(fā)展起來的。同以往的 PAL、 CAL 等比較 ， FPGA/CPLD 的規(guī)模更大，它可以替代幾十甚至幾千塊通用 IC 芯片。這樣的 FPGA/CPLD 實際上就是一個子系統(tǒng)部件，因此它受到了世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎。 FPGA 是新一代面向用戶的可編程邏輯器 件它的功能密度遠遠超過其他 PLD 器件，一塊 FPGA 可以替代（ 100200）片標準器件或者（ 2040）片 GAL 器件，其 I/O 引腳數(shù)多達 100 余條。所以一片 FPGA 芯片可以替代多個邏輯功能復(fù)雜的邏輯部件，或者一個小型數(shù)字系統(tǒng)。自 FPGA 問世以來，它已在許多領(lǐng)域獲得了廣泛的應(yīng)用。 邏輯單元型結(jié)構(gòu)（ LCA， Logic Cell Array）的 FPGA 由三部分組成，即邏輯單元陣列 CLB（ configurable logic block）、 I/O 單元、互聯(lián)資源。這種類型結(jié)構(gòu)的特點是通過對CLB 編程實現(xiàn)邏輯 功能；通過對 I/O 單元編程確定輸入或輸出結(jié)構(gòu)；通過對互聯(lián)資源編程實現(xiàn) CLB 之間、 CLB 與 I/O 單元之間、 I/O 單元之間的互聯(lián)關(guān)系，從而實現(xiàn)用戶所需要的邏輯功能。 PAL 結(jié)構(gòu)擴展型 FPGA 則是在 PLA 基礎(chǔ)上加以改進和擴展，大幅度增加了寄存器數(shù)量和 I/O 引腳數(shù)，增設(shè)了可編程互聯(lián)資源，改善了互聯(lián)模式，改進了陣列結(jié)構(gòu)使得芯片的利用率大大提高。 CPLD 器件的結(jié)構(gòu)是一種與陣列可編程、或陣列固定的與或陣列形式。 PAL、 GAL都采用這種形式，但 CPLD 同它們相比，增加了內(nèi)部連線對邏輯宏單元和 I/O 單元也有重大改進。一般情 況下， CPLD 器件中包含三種結(jié)構(gòu)：可編程邏輯宏單元、可編程 I/O單元、可編程內(nèi)部連線。部分 CPLD 器件內(nèi)還集成了 RAM、 FIFO 或雙口 RAM 等存儲器，以適應(yīng) DSP 應(yīng)用設(shè)計的要求。 CPLD 器件具有同 FPGA 器件相似的集成度和易用性，在速度上還有一定的優(yōu)勢，因此，在可編程邏輯器件技術(shù)的競爭中它與 FPGA 并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的力量之一。 唐勝艷 基于 VHDL語言的彩燈控制器設(shè)計 第 23 頁 共 29 頁 FPGA/CPLD 之間存在一些區(qū)別，主要有如下幾方面。 CPLD 與 FPGA 在價格、性能、邏輯規(guī)模和封裝（包括 EDA 軟件性能）等方面各有千秋，面對不同