【正文】 tr=tf為條件計算（ W/L） P， min 極限值。 內(nèi)部基本反相器中的各 MOS 尺寸的計算 內(nèi)部基本反相器如圖 4 所示，它的 N 管和 P 管尺寸依據(jù)充放電時間 tr和 tf方程來求。 圖 4 內(nèi)部反相器 它的負載由以下三部分 電容組成：①本級漏極的 PN 結(jié)電容 CPN；②下級的柵? ?? ? ? ? ??????????? ?????????????????? dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2?? 9 電容 Cg；③連線雜散電容 CS。如若最小孔為 2λ 2λ，孔與多晶硅柵的最小間距為 2λ，孔與有源區(qū)邊界的最小間距為 2，則取 b＝ 6λ ,L=2λ ,Cj和 Cjsw可用相關(guān)公式計算，或從模型庫選取，或用經(jīng)驗數(shù)據(jù)。并且在圖 4 中的 模型庫中找到： mC FEjN 2/ ?? ， mC FEjP 2/ ?? ， mFEC jsw N / ?? ， mFEC jsw P / ?? 。 10 Cg=（ WN＋ WP） L10 ????? = 310?? （ 28λ ＋ 96λ ） 2λ = 1410?? F 此處 WN和 WP為與本級漏極相連的下一級 N 管 和 P 管的柵極尺寸，近似取輸出級的 WN和 WP值。 因此，內(nèi)部基本反相器的總 負載電容 CL 為上述各電容計算值之和。根據(jù)截止延遲時間 tpLH 和導(dǎo)通延遲時間 tpHL的要求，在最壞情況下，必須保證等效 N 管、 P 管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當于 內(nèi)部基本反相器了。故采用如圖 6 所示的電路，通過正反饋的 P2 作為上提拉管，使 ViH 較快上升，減小功耗，加快翻轉(zhuǎn)速度。 為了方便畫版圖，此處的 W 允許取 6λ 。其中 Cs經(jīng)一級輸入反相器后，形成 sC ，用 sC 去驅(qū)動 4 個三輸入與非門，故需要緩沖級，VVVV iHiLI * m in,m a x, ???pnpntntpddIVVVV????/1/*???＝ 13 使其驅(qū)動能力增加。 由于 A A0 以及01 A、　A 各驅(qū)動內(nèi)部與非門 2 個，所以可以不用緩沖級。圖中 M1為輸入級， M2為內(nèi)部門， M3 為緩沖級驅(qū)動門。 N 為扇出系數(shù)，它的定義是： 積前級等效反相器柵的面 下級柵的面積＝N 在本例中，前級等效反相器柵的面積為 M2的 P 管和 N 管的柵面積總和，下級柵的面積為 4 個三輸入與非門中與 Cs 相連的所有 P 管和 N 管的柵面積總和。將與非門 M0 等效為一個反相器，類似上述 Cs 的緩沖級設(shè)計，計算出 M1的 P 管和 N 管的尺寸。而 MOS 器件的柵氧化層極薄，這些感應(yīng)的電荷使得 MOS 器件的柵與襯底之間產(chǎn)生非常高的電場。 輸入保護電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為 300～ 500Ω。 輸入保護電路的版圖可按相關(guān)的版圖設(shè)計要求自己設(shè)計，也可調(diào)用單元庫中的pad 單元版圖。 15 圖 9 輸入保護電路 至此，完成了全部器件的參數(shù)計算。在74HC139 電路從輸入到輸出的所有各支路 中，只有 Cs 端加入了緩沖級，其級數(shù)最多，延時與功耗最大，因此在估算 74HC139 芯片的延時、功耗時，就以 Cs 支路電路圖 (如圖 10 所示 )來簡化估算。 在 Cs 端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖 10 所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負載電容 CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸 入與非門的兩個輸入接高電平，只將 Cs 端信號加在反相器上。在 X 點之后的電路功耗，則只計算一個支路。由于 CMOS 電路忽略漏電，靜態(tài)功耗近似為 0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗 PT即可。 PT=CL總 Vdd2fmax 其中： ? ?LXsXgXPNLXsXgXPNL CCCCCCCCC ???????? ? ? ?? ? ? 后后后前前前總 ＝ ,1,3 ?? 前XPNC , )10462( ??? ??? + )3414146( ???? ???? + ?3 +? 12? = + + + = = (12 ??? 2810 ?? )＋ (14 ??? 9632 ?? )+ 3? =++ = = )3410141214626(2 ???????? ???????? = 23. )963214281012( ?????????? ?? 后XgC = ? ? 231 ??????? ?LC = 總C = (3? ++ )+++ = 1110?? F 所以 6211 ????? ?TP = 對于 74HC139 器件，整個芯片功耗為 2PT = mWmW 150? （滿足設(shè)計要求） 18 延遲估算 算出每一級等效反相器延遲時間，總的延遲時間為各級（共 6 級）延遲時間的總和。 六、電路模擬 電路模擬中為了減小工作量，使用上述 功 耗與延遲估算部分用過的 Cs支路電路圖。 圖 12 電路模擬用 Cs支路電路 把此電路圖轉(zhuǎn)化為 SPICE 文件，加入電路特性分析指令和控制語句。 0 .5 1 .0 1 .5 2 .0 v 2 0 ( V ) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( v 2 0 )v ( Y )DC 從直流分析可以看出， 閾值電壓恰好等于 ，和設(shè)計的理想情況吻合，滿足設(shè)計要求。 21 功耗分析 0 .5 1 .0 1 .5 2 .0 v 2 0 ( V ) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 Power (mW)p ( v 2 2 )p ( V 2 1 )P 由波形圖可以看出，使用 模型設(shè)計的 74HC139 的 P(V21)= P(V22)= 所以 Ptotal= ? ? ??? =，與功耗估計的 非常接近， 且滿足設(shè)計要求。得到包含保護電路的完整版圖： 電路網(wǎng)表匹配（ LVS）檢查 電路圖提取的網(wǎng)表文件 (.sp)與版圖提取的網(wǎng)表文件 (.spc)，進行元件和節(jié)點的匹配檢查。因此，只要保證電路圖是正確的， LVS 檢查就可以驗證版圖的正確性。 27 打開 Layout Versus ，新建 .lvs 文件進行參數(shù)設(shè)置。 29 經(jīng)過 LVS檢驗，證明版圖和原理圖完全對等，版圖設(shè)計沒有錯誤。將在 LEDIT的界面，點擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。剛開始理論分析計算的時候，由于數(shù)據(jù)對于后期的版圖設(shè)計是很關(guān)鍵的部分，計算量也很大，所以計算的時候非常小心，一個數(shù)據(jù)往往要算上兩三次，反復(fù)確認沒有錯誤才進行下一個數(shù)據(jù)的計算，花費了很多時間和精力，但是也從中理解了很多以前一知半解的東西，從而使理論的知識更好的消化和吸收。從中我也體會到需要細心，耐心，才能夠畫好一個版圖，也只有這樣才能做好課程設(shè)計，甚至每一份工作，都需要有這樣的素質(zhì)。往往看起來畫出的版圖和原理圖應(yīng)該是完全對等的，可是在 LVS 中總是提示 not equal，這時候我就只能耐心的閱讀英文提示，并且從相關(guān)信息中判斷到底是版圖還是原理圖出錯（當然一般是版圖連接的問題），然后仔細的觀察原理圖和版圖的 SPICE文 件語句，通過 SPICE 語句以及對版圖，原理圖的細心觀察，最終找出不對等的地方進行修改，最后成功通過了 LVS 測試。通過理論結(jié)合實際，在進行課程設(shè)計的過程中，把自己學(xué)到的知識成功的運用在了實際生產(chǎn)設(shè)計上面，讓理論與實際有效地結(jié)合，這是一種能力的升華。當然其中也有老師和同 學(xué)們的悉心指導(dǎo)和無私幫助，在這里也謝謝指導(dǎo)老師和幫助過我的同學(xué)