【正文】 Block）和內部連線（ Interconnect）三個部分。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 （ 2） 系統(tǒng)級應用 系統(tǒng)級的應用是 FPGA 與傳統(tǒng)的計算機技術結合，實現(xiàn)一種 FPGA 版的計算機系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實現(xiàn)內嵌 POWER PC CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINUX 等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口（如圖象接口）了這對于快速構成 FPGA 大型系統(tǒng)來講是很有幫助的。 4 Cyclone 系列 FPGA （ 1）概述 Cyclone 系列 FPGA 是目前 ASIC 應用餓 低成本應用方案。利用其系統(tǒng)集成功能， Cyclone 系列FPGA 避免了 ASIC 昂貴的 NRE 負擔（ NRE 是 NonRecurring Engineering 的縮寫， NRE費用即一次性工程費用，是指集成電路生產成本中非經常性發(fā)生的開支），降低了訂購量和產品推遲的帶來的風險。 新的市場發(fā)展趨勢，如世界標準、平臺融合、交互性以及技術改進等，不斷的推動數(shù)字頻帶系統(tǒng)的 建模與 設計 第 16 頁，共 54 頁 可對高性價比方案的 需求?，F(xiàn)在通信、計算機外設、工業(yè)和汽車等低成本大批量應用市場都應用 Cyclone 系列 FPGA。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲器、鎖相環(huán)（ PLL）和高級 I/O 接口。 ① 成本優(yōu)化的構架。 ② 外部存儲器接口。 ③ 嵌入式存儲器 。 ④ 支持 LVDS I/O。 ⑤ 時鐘管理電路。 Cyclone PLL 具有多種高級功能，如頻率合成、可編程相移、可編程延遲和外部時鐘輸出。 ⑥ 接口和協(xié)議。 ⑦ 熱插拔和上電順序。這一特性在上電前和上電期間起到了保護器件的作用并使 I/O 緩沖保持三態(tài)，讓 Cyclone 器件成為多電壓及需高可靠性和冗余性應用的理想選擇。 Cyclone 器件為在 FPGA 上實現(xiàn)低成本數(shù)字信號處理系統(tǒng)提供了理想餓平臺 第 17 頁，共 54 頁 ⑨ 自動循環(huán)冗余碼校驗。在 Quartus II 開發(fā)軟件中簡單的運行單擊就可以直接進行設置，啟動器件的內置循環(huán)冗余碼校驗器。 ⑩ 支持工業(yè)級溫度。 QuartusⅡ軟件簡介 1. Quartus Ⅱ 軟件基礎 Quartus II design 是最高級和復雜的，用于 (SOPC)的設計環(huán)境。 Quartus II design 是唯一一個包括以 timing closure 和 基于塊的設計流為基本特征的programmable logic device (PLD)的軟件。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎 ,它是業(yè)界唯一提供 FPGA 和固定功能Hard Copy 器件統(tǒng)一設計流程的設計工具。系統(tǒng)設計者現(xiàn)在能夠用 Quartus II 軟件評估 Hard Copy Stratix 器件的性能和功耗，相應地進行最大吞吐量設計。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。初次打開 Quartus Ⅱ 軟件時可以在 Quartus Ⅱ用戶界面和MAX+PLUS Ⅱ用戶界面間進行選擇，滿足不同類型用戶的選擇。命令等圖標。同時軟件的裝載，編譯，仿真速度比 版本大 大加快。 Logic Lock 設計流程把整個模塊的放置交由設計者控制，如果必要的話，可以采用輔助平面布置。 版 Quartus II 設計軟件把新的 Logic Lock 設計流程算法集成到未來的 Altera 器 件中，該算法充分利用了模塊級設計的優(yōu)勢。 MAX3000A 和 MAX7000 設計者現(xiàn)在可以使用 Quartus II設計軟件中才有的所有強大的功能?？焖龠m配功能保留了 最佳性能的設置，加快了編譯過程。 3. Quartus Ⅱ設計流程 典型的 Quartus Ⅱ設計流程如圖 32所示： 圖 32 Quartus Ⅱ設計流程圖 VHDL 語言基礎 編程配置 適配 時序分析與仿真 時序滿足要求 設計輸入 分析綜合 功能仿真 設計正確 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 20 頁，共 54 頁 1. 什么是 VHDL 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。 1993年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版）。有專家認為，在新的世紀中， VHDL 與Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。同時，它還具有多層次的電路設計描述功能。 VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法； 既支持 模塊 化設計 方法，也支持層次化設計方法。同時， VHDL 語言也支持慣性延遲和 傳輸延時 這樣可以準確地建立硬件電路的模型。 VHDL 語言既支持標準定義的 數(shù)據類型 ，也支持用戶定義的數(shù)據類型，這樣便會給硬件描述帶來較大的自由度。 第 21 頁，共 54 頁 （ 4） VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。當硬件電路的設計描述完成以后， VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周 期。在 VHDL 中，將一個可以完成特定獨立功能的設計稱為設計實體（ Design entity）。 而對于一個邏輯部件的設計，并不要所有的語法結構才能完成，有些部件的語法結構是可以省略的，但是一個有意義的設計實體至少要包含庫（程序包）、實體和結構體三部分： VHDL 程序具體框架： （ 1） 實體 實體 （ Entity）是設計中最基本的模 塊，用于描述設計實體的外部接口性，即該設計實體對外的輸入輸出端口的數(shù)量和端口特性。 （ 2） 結構體 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 22 頁，共 54 頁 結構體（ Architecture） 用于描述實體所代表的系統(tǒng)內部的結構和行為。結構體描述了設計實體的結構、行為、元件、及內部連接關系，也就是說定義了設計實體具體功能的實現(xiàn)，規(guī)定了設計 實體的數(shù)據流程，制訂了實體內部的元件連接關系。包括： ① 行為描述方式 對設計實體的數(shù)學模型的描述，其抽象程度最高類似于高級編程語言，無需的電路的具體結構。其優(yōu)點是只需要描述輸入和輸出的行為，而不關注具體電路的實現(xiàn)。這種描述方式將數(shù)據看成從設計的輸入端到輸出端，通過并行語句表示這些數(shù)據的變化，即對信號到信號的數(shù)據流動 的路徑和形式進行描述。數(shù)據流描述方式的優(yōu)點是易于進行邏輯綜合，綜合效率較高。結構描述方式只表示元件（模塊）和元件（模塊）之間的互聯(lián)，就像網表一樣。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實體。庫和程序包就是使設計者共享已經編譯過的設計成果。為了能夠在其他設計實體中使用這些資源， VHDL 提供了程序包作為載體。 各種 VHDL編譯系統(tǒng)都包含了多個標準程序包，如 STD_LOGIC1164和 STANDARD程序包。用戶也可以自定義程序包。那么在具體硬件實現(xiàn)時，要采用哪種方式就需要配置來實現(xiàn)。 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 24 頁，共 54 頁 4 基于 VHDL 語言的數(shù)字頻 帶系統(tǒng)的建模與設計 引言 用 VHDL 語言建模，編寫程序實現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調制與解調，在Quartus Ⅱ上實現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調制與解調的邏輯圖設計，實現(xiàn)調制與解調的波形仿真。 （ 2） 采用鍵控法進行調制 數(shù)字基帶信號作為鍵控 信號控制與門來完成 2ASK 調制。 use 。 use 。系統(tǒng)時鐘 start :in std_logic?；鶐盘? y :out std_logic)。 architecture behav of askt is signal q:integer range 0 to 3。載波信號 begin process(clk) begin if clk39。039。 elsif q=1 then f=39。q=q+1。039。 else f=39。q=q+1。 end if。 y=x and f。 2ASK 解調的實現(xiàn) 1. 2ASK 解調建模的思想 （ 1） 首先考慮輸入信號 根據 2ASK 信號相干解調原理，解調器的輸入應該包括收端的本地載波、 2ASK 信號，但考慮到本 書采用的目標器件為 CPLD/FPGA 器件，因而解調器也應采用數(shù)字載波。 （ 2） 解調器的建模設計 解調器包括分頻器、計數(shù)器、寄存器和判決器等。 2ASK 解調的框圖如圖 43 所示，采用外部時鐘輸入，控制分頻器，得到數(shù)字載波，并假設時鐘信號與發(fā)端時鐘同步且 2ASK 為數(shù)字信號。 2ASK 解調電路如圖 44 所示 圖 44(a) 2ASK解調電路 的 VHDL建模電路 寄存器 XX clk 分頻器 q start ASK 信號 判決 基帶信號 計數(shù)器 m 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 28 頁，共 54 頁 圖 44（ b） 2ASK解調邏輯電路圖 2. 2ASK 解調的程序 library ieee。 use 。 entity askj is port(clk :in std_logic。同步信號 x :in std_logic?；鶐盘? end askj。分頻計數(shù)器 signal xx:std_logic。 begin process(clk) begin if clk39。139。039。if語句完成 q 的循環(huán)計數(shù) elsif q=11 then q=0。 end if。 end process。m 計數(shù)器清零 elsif q=10 then if m=3 then y=39。if 語句通過對 m 大小來判決 y else y=39。 end if。event and xx39。then m=m+1；計 xx 信號的脈沖個數(shù) end if。 end behav。由圖還可以看出，當輸入 X 為 1101時，并且基帶碼長等于載波的 6個周期， Y 輸出的頻帶信號在輸入 1時為高電平，其頻率與 CLK 時鐘一樣，包含了 6 個周期，并且調制信號 Y滯后于輸入基帶信號 X的一個 CLK時間，在 X輸入為 0時，輸出 Y也為 0，這驗證了 2ASK 調制的原理。由圖 46（ b） 解調的放大圖可以看出，輸出的基帶信號 Y滯后輸入的調制信號 10 個時鐘周期， 在 q=11 時， m 清零，在 q=10 時，根據 m的大小，進行對輸出基帶信號 Y 的電平的判決。 基于 VHDL 語言實現(xiàn) 2FSK 調制與解調 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 32 頁，共 54 頁 2FSK 調制的實現(xiàn) 1. FSK 的建模思想 FSK 調制的方框圖如圖 47所示 FPG