基于cpld的步進(jìn)電機(jī)控制系統(tǒng)-閱讀頁
2024-12-07 22:05本頁面
【正文】 Process(clk16m) begin if clk16m39。139。139。139。139。039。 end if。 end process。039。 20step elsif key3=39。 then data=80。039。 70step elsif key5=39。 then data=200。 End process。 End。 程序如下： Library ieee。 Use 。 Entity xianshi is port(clk16m,rst,d:in std_logic。 q:out std_logic_vector(7 downto 0))。 Architecture one of xianshi is signal sl:integer range 0 to 15。 signal hh:integer range 0 to 15。 signal tt:integer range 0 to 16000000。 signal clkts:std_logic。 signal disp:integer range 0 to 9。039。 elsif (d39。139。clkts=39。 else sl=sl+1。039。 end if。 Process(clkts,rst) SH 為十位顯示 begin if rst=39。 then sh=0。event and clkts=39。 then if sh=9 then sh=0。139。 clktt=39。 end if。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 15 end process。039。 elsif clktt39。139。 else hh=hh+1。 end if。 Process (DISP) 共陽數(shù)碼管顯示 Begin Case DISP is When 0=q=11000000。 When 2=q=10100100。 When 4=q=10011001。 When 6=q=10000010。 When 8=q=10000000。 When others=q=10000000。 End process。event and clk16m=39。 then if tt=100001 then tt=0。139。clk2=39。 end if。 End process。event and clk2=39。 then if twei=8 then twei=0。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 16 end if。 End process。event and clk16m=39。 then case twei is 只顯示三 位數(shù) when 0=w=11111110。 when 1=w=11111101。 when 2=w=11111011。 when others=w=11111111。 End if。 End。 因 系統(tǒng) 采用按鍵構(gòu)成觸點(diǎn)輸入回路 ， 通過鍵 的閉合或斷開 ， 以電平的形式反映 工作狀態(tài) 。 如果將這樣的信號直接輸入至計數(shù)器之類的電路 ， 結(jié)果將可能造成錯誤的計數(shù)而導(dǎo)致系統(tǒng)控制混亂 。 彈跳消除模塊的設(shè)計塊采用原理圖設(shè)計輸入形式 ， 其原理圖如圖 10 所示 。 KEY1 信號經(jīng)過兩級的Ｄ觸發(fā)器延遲后 ，然后再用ＲＳ觸發(fā)器作處理 。 當(dāng) Ｄ 0 為 1， 且Ｄ 1 也為 1 時 ， 結(jié)果Ｓ =1， Ｒ =0， ＤＬＹ ＯＵＴ才會輸出 0。 同理Ｄ 0 為 0， 且Ｄ 1也為 0 時 ， 結(jié)果Ｓ =0， Ｒ =1， ＤＬＹ 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 17 ＯＵＴ才會輸出 1。 同理若是Ｄ 0 為 1， 且Ｄ 1 為 0， 結(jié)果Ｓ =0， Ｒ =0， ＤＬＹ ＯＵＴ將維持先前的輸出不變 。 總之 ， 必須取樣到兩次才會輸出 1 或 0。 由仿真圖形中可以發(fā)現(xiàn) ， 由外部輸入按鍵的Ｋ ＥＹ 1 信號前后噪聲都被消除掉 ， 如ＤＬＹ ＯＵＴ所示 。 以取樣信號 CLK頻率為 8ｍｓ ， 則可取樣到 6 次 。 use 。 entity div is port (clk16m:in std_logic。 end。 begin process(clk16m) begin if clk16m39。139。 else t=t+1。 end if。 clk=39。 when t64000 else 39。 end。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 18 配置 步 驟如下： 1. 先將我們的 VHDL code 用 MaxPlus II pile ， Compiler 會自動產(chǎn)生生出一個 .sof 的文件 (要配置到 FLEX 系列的芯片的文件格式 )或 .pof 文件 (MAX 系列的芯片的文件格式 )。 3. 打開 MaxPlus II 上的 Programmer，點(diǎn)擊在 Option 選項(xiàng)上的 Hardware Setup 指令，選擇ByteBlasterMV cable 及對應(yīng)的 LPT Port。 5. 在 Programmer 視窗里點(diǎn)擊 Program 或 Configure 的按紐，如此 MaxPlus II 就會將配置文件通過 Download Cable 對 FPGA芯片進(jìn)行配置。 圖 12 雙電壓方式驅(qū)動電路 其中 U1 為高壓電源， U2為低壓電源， VH 和 VL為 U1 和 U2 的開關(guān)控制信號。 在此用 CPLD 構(gòu)成數(shù)字單穩(wěn)，如圖 13 所示，實(shí)現(xiàn)了“雙電壓”驅(qū)動電路。 5 結(jié)論 這種步進(jìn)電機(jī)控制系統(tǒng)，由于采用了 CPLD 器件，將多個模塊合成在一起，功能強(qiáng)大，并且整個硬件結(jié)構(gòu)比較簡潔。 回顧 畢業(yè)設(shè)計中這幾個月的學(xué)習(xí) 過程 ， 我 覺得受益匪 淺。 步進(jìn)電機(jī)控制系統(tǒng) 設(shè)計中 ， 我完成了 電路板和外圍驅(qū)動電路的設(shè)計，運(yùn)用 VHDL語言， 設(shè)計了各個軟件模塊并把他們連接成 一個整體 。 總之，畢業(yè)設(shè)計是一個理論聯(lián)系實(shí)際、理論應(yīng)用于實(shí)踐的過程，在這個過程中，需要自己獨(dú)立搜索、整理、分析資料，認(rèn)真研究，攻克難題，并按規(guī)范完成幾萬字的文檔寫作。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 20 參考文獻(xiàn) [1] 潘松 《 VHDL實(shí)用教程 》 電子科技大學(xué)出版社 [2] 潘險濤 步進(jìn)電機(jī)控制器的研制與開發(fā) 儀表技術(shù)與傳感器 2020年第 9期 [3] 楊樹國 多臺步進(jìn)電機(jī)的計算機(jī)控制及運(yùn)動規(guī)劃 哈爾濱理工大學(xué)學(xué)報 2020年 6月 [4] 王良紅 有限狀態(tài)機(jī)的 VHDL語言描述 第 3卷第 1期 信息工程大學(xué)學(xué)報 2020年 3月 [5] 劉振棟 步進(jìn)電機(jī)接口電路的設(shè)計 1999年第 9期 電測與儀表 [6] 何福慶，曹養(yǎng)書，羅小兵等 可預(yù)置步進(jìn)電機(jī)驅(qū)動器 成都大學(xué)學(xué)報（自然科學(xué)版）， 2020， 1 [7] How to implement the circuit in EAB within VHDL coding [8] 陳西文 《 I/O 接口程序設(shè)計入門與應(yīng)用 》 機(jī)械工業(yè)出版社
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