【正文】 用，開發(fā)便捷。 相比之下， CPLD 應(yīng)用的學(xué)習(xí)卻不需太多的預(yù)備知識(shí)，只要稍具一點(diǎn)數(shù)字電路和計(jì)算機(jī)軟件設(shè)計(jì)的基礎(chǔ)知識(shí)，就能在短期內(nèi)掌握基本的設(shè)計(jì)方法和開發(fā)技巧。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 4 （ 6）開發(fā)周期短。因此我們可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征。 步進(jìn) 電機(jī)是一種以數(shù)字脈沖信號(hào) 控制的電機(jī)裝置，將相對(duì)的信號(hào)轉(zhuǎn)變?yōu)檩敵龅男D(zhuǎn)角度，每一個(gè)基本旋轉(zhuǎn)角度稱為 一個(gè)步進(jìn) 角度，此為步進(jìn)電機(jī)名稱的由來(lái)，因此它可以做精確的定位。 常見的步進(jìn)角度為 度，若輸入 200個(gè)控制脈沖即可令電機(jī)旋轉(zhuǎn)一圈。 (2)可以數(shù)字脈沖控制信號(hào)做開路方式控制，避免使用復(fù)雜的反饋控制電路，降低系統(tǒng)制作成本。 (4)電機(jī)的啟動(dòng)、停止、加速、減速、正反轉(zhuǎn)反應(yīng)快，容易控制。 (6)步進(jìn)電機(jī)的結(jié)構(gòu)簡(jiǎn)單，可靠性高，幾乎不需要太多的保養(yǎng)，使用壽命長(zhǎng)。 下表為數(shù)字驅(qū)動(dòng)脈沖信號(hào)設(shè)計(jì)： B7 B6 B5 B4 B3 B2 B1 B0 數(shù)字輸出值 0 0 0 0 1 0 0 1 9 0 0 0 0 0 0 1 1 3 0 0 0 0 0 1 1 0 6 0 0 0 0 1 1 0 0 12 驅(qū)動(dòng) 步進(jìn)電機(jī)的定位精度與動(dòng)態(tài)響應(yīng)不僅與電機(jī)本身的結(jié)構(gòu)參數(shù)有關(guān)，而且與驅(qū)動(dòng)方式、驅(qū)動(dòng)電流波形等外部因數(shù)有關(guān)。可見，對(duì)驅(qū)動(dòng)電路的基本要求是：能改善電流波形，有續(xù)流功能，電路簡(jiǎn)單，可靠，功耗低，效率高，有時(shí) 還要求有細(xì)分功能，即將常規(guī)的矩形波供電方式改為階梯波供電方式。 本系統(tǒng)即采用此種方式，具體電路見 節(jié)。 3）細(xì)分驅(qū)動(dòng) ，又叫微步驅(qū)動(dòng)，它是將繞組中的電流細(xì)分，用階梯波供電代替常規(guī)的矩形波供電。 此外，還有雙極性驅(qū)動(dòng)電路、雙繞組驅(qū)動(dòng)、斬波驅(qū)動(dòng)、調(diào)頻調(diào)壓驅(qū)動(dòng)等多種方 式。 通過鍵盤預(yù)置了轉(zhuǎn)動(dòng)的步數(shù) ,CPLD完成一定的邏輯轉(zhuǎn)換功能 ,并將邏輯信號(hào)饋送給功率放大器 ,最后由功率放大器輸出達(dá)到一定功率的邏輯信號(hào)來(lái)驅(qū)動(dòng)步進(jìn)電動(dòng)機(jī) 轉(zhuǎn)動(dòng)指定的步數(shù) 。 數(shù)碼管顯示部分引腳分 配 LED段 a b c d e f g dp 引腳分配 27 30 24 28 25 29 35 22 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 9 其它輸入輸出引腳 說明 引腳號(hào) 性質(zhì) 功能 2 INPUT KEY1 42 INPUT KEY2 44 INPUT KEY3 48 INPUT KEY4 49 INPUT KEY5 50 INPUT KEY6 1 INPUT CLK 系統(tǒng)時(shí)鐘 47 OUTPUT SPEAKER 數(shù)碼管位引腳（左至右）： 19， 18， 17， 16， 10， 11， 8， 9 3 軟件模塊 硬件描述語(yǔ) 言 VHDL ＶＨＤＬ 是 Very HighSpeed Integrated Circuit Hardware Description Language的縮寫 ，即超高速集成電路 (VHSIC)硬件描述語(yǔ)言 。它是美國(guó)國(guó)防部在 80年代初研究ＶＨＳＩＣ計(jì)劃時(shí)組織開發(fā)的并成功用于軍方的設(shè)計(jì)項(xiàng)目 。 1993年 ， 又對(duì)此標(biāo)準(zhǔn)作了進(jìn)一步修訂 ， 推出新標(biāo)準(zhǔn) ， 即ＩＥＥ Ｅ 10761993標(biāo)準(zhǔn) 。ＶＨＤＬ語(yǔ)言成為十分流行的硬件描述工具 。 這樣 ， 在電路細(xì)節(jié)設(shè)計(jì)之前 ， 先對(duì)系統(tǒng)的功能和結(jié)構(gòu)進(jìn)行驗(yàn)證 ， 可參存在的問題早發(fā)現(xiàn)早修改 ， 提高設(shè)計(jì)效率 。 在細(xì)化的過程中 ， 對(duì)電路結(jié)構(gòu)清楚的模塊可采用結(jié)構(gòu)描述 ： 對(duì)采用什么電路結(jié)構(gòu)不確定的模塊可采用行為描述 。支持行為描述與結(jié)構(gòu)描述的混合使用 ， 是ＶＨＤＬ的一個(gè)重要特征 ， 具有很大的優(yōu)越性 。 ＶＨＤＬ的基本結(jié)構(gòu) ＶＨＤＬ語(yǔ)言的描述對(duì)象稱為實(shí)體 (ＥＮＴＩ ＴＹ )， 實(shí)體可以代表任意簡(jiǎn)單或復(fù)雜的系統(tǒng) ， 比如簡(jiǎn)單如一個(gè)門電路 ， 復(fù)雜如一塊電路板或設(shè)計(jì)模塊 ——— 頂層的系統(tǒng)模塊是頂級(jí)實(shí)體 ， 低層次的設(shè)計(jì)模塊是低級(jí)實(shí)體 。 一般先進(jìn)行實(shí)體說明 ， 即定義設(shè)計(jì)模塊的外部端口 ——— 輸入輸出信號(hào) ， 然后再具體描述模塊的細(xì)節(jié) 。 2 結(jié)構(gòu)體 描述實(shí)體內(nèi)部的具體細(xì)節(jié) ， 包括實(shí)體的硬件結(jié)構(gòu)、元件之間的互連關(guān)系、實(shí)體所完成的邏輯功能以及數(shù)據(jù)的傳輸變換等方面 。 3 配置 有時(shí)為了滿足不同的需要 ， 對(duì)同一個(gè)實(shí)體而給出的不同結(jié)構(gòu)體的描述 ， 配置語(yǔ)句的作用是根據(jù)設(shè)計(jì)者的要求來(lái)選擇不同的結(jié)構(gòu)描述 。 5 設(shè)計(jì)庫(kù) 存放編譯過的設(shè)計(jì)單元 (包括實(shí)體說明、結(jié)構(gòu)體、配置說明、程序包等 )， 庫(kù)中的內(nèi)容可用作ＶＨＤＬ描述的資源 ， 接受其設(shè)計(jì)單元的訪問 。 3． ＣＰＬＤ設(shè)計(jì)流程 ＣＰＬＤ即復(fù)雜可編程邏輯器件 ， 它可以使電子設(shè)計(jì)工程師在實(shí)驗(yàn)室內(nèi)快速方便地開發(fā)專用集成電路 (ＡＳＩＣ )。 1 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是為了選擇合適的ＣＰＬＤ器件 。 3 設(shè)計(jì)驗(yàn)證 邏輯設(shè)計(jì)輸入后 ， 應(yīng)對(duì)輸入的文件進(jìn)行檢驗(yàn) ， 包括語(yǔ)法檢驗(yàn)、設(shè)計(jì)規(guī)則檢驗(yàn)、邏輯最小化檢驗(yàn)、邏輯適配檢驗(yàn)和全局設(shè)計(jì)規(guī)則檢查 。 5 設(shè)計(jì)仿真 仿真包括邏輯仿真和時(shí)序仿真 。 6 熔絲圖生成和下載 軟件自動(dòng)生成ＪＥＤＥＣ文件 ， 并通過下載電纜裝入芯片中 。 整個(gè)電路由 波形信號(hào)發(fā)生器 （ SQUARE） ，步進(jìn)電機(jī)控制器（ MYBJDJ） ，數(shù)碼 動(dòng)態(tài)顯示 （ XIANSHI） ，步進(jìn)電機(jī)方向控制器 （ MYBJDJDIR） 及鍵盤去抖動(dòng)電路（ JPQDD） 五 個(gè)模塊 組成。 CLK16M 為時(shí)鐘信號(hào)， RST 為開始 /復(fù)位鍵，通過 SQUARE 模塊產(chǎn)生預(yù)置的步進(jìn)脈沖， 步進(jìn)脈沖 分別 輸入 MYBJDJ模塊和 XIANSHI 模塊，使電機(jī)轉(zhuǎn)動(dòng)相應(yīng)的步數(shù)并 顯示出電機(jī)轉(zhuǎn)動(dòng)的步數(shù) ，其中 Y3Y0 輸出至功放電路， SPEAK 關(guān)喇叭， Q7Q0輸出至數(shù)碼管， MYBJDJDIR 模塊控制電機(jī)轉(zhuǎn)動(dòng)方向 ， JPQDD 消除鍵盤按鍵的彈跳抖動(dòng)， KEY1 鍵為步進(jìn)電機(jī)的正 /反轉(zhuǎn)控制。采用了電路行為描述手段，分層設(shè)計(jì)的方法。 步進(jìn)電機(jī)控制 模塊 MYBJDJ 模塊采用了狀態(tài)機(jī)的方法 ，由兩個(gè)進(jìn)程組成，程序如下： Library ieee。 Use 。 speak:out std_logic。 End。 signal a:std_logic_vector(3 downto 0)。 type mystate is (st0,st1,st2,st3)。 P1： Process(clk1,rst) begin if rst=39。 then state=st0。event and clk1=39。 then case state is when st0=state=st1。b=1100。a=0011。 when st2=state=st3。b=0011。a=1100。 end case。 end process。event and clk1=39。) then if dir=39。 then y=a。039。 end if。 End process。139。 P1 進(jìn)程 為控制步進(jìn)電機(jī)的二相激磁方式， VHDL 語(yǔ)言用狀態(tài)機(jī)描述方法設(shè)計(jì)該模塊。 波形信號(hào)發(fā)生 模塊 SQUARE 模塊 輸出脈沖信號(hào) 至電機(jī)控制模塊 作步進(jìn)脈沖 ， 決定步進(jìn)電機(jī)的轉(zhuǎn)步， KEY2， KEY3，KEY4， KEY5 分別為 20 步， 40 步， 70 步， 100 步 。 Use 。 Entity square1 is port (clk16m:in std_logic。 rst: in std_logic。 End。 signal a:std_logic。 signal data:integer range 0 to 255。 signal q:std_logic。039。139。 elsif clk16m39。139。 t 控制步進(jìn)電機(jī)的轉(zhuǎn)速 else t=0。count=count+1。 end if。 Process(clk16m) begin if clk16m39。139。039。039。139。 end if。