【正文】 現(xiàn)在通信、計算機外設(shè)、工業(yè)和汽車等低成本大批量應(yīng)用市場都應(yīng)用 Cyclone 系列 FPGA。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲器、鎖相環(huán)（PLL）和高級 I/O 接口。① 成本優(yōu)化的構(gòu)架。② 外部存儲器接口。③ 嵌入式存儲器。④ 支持 LVDS I/O。⑤ 時鐘管理電路。Cyclone PLL 具有多種高級功能，如頻率合成、可編程相移、可編程延遲和外部時鐘輸出。⑥ 接口和協(xié)議。⑦ 熱插拔和上電順序。這一特性在上電前和上電期間起到了保護器件的作用并使 I/O 緩沖保持三態(tài)，讓 Cyclone 器件成為多電壓及需高可靠性和冗余性應(yīng)用的理想選擇。Cyclone 器件為在 FPGA 上實現(xiàn)低成本數(shù)字信號處理系統(tǒng)提供了理想餓平臺⑨ 自動循環(huán)冗余碼校驗。在Quartus II 開發(fā)軟件中簡單的運行單擊就可以直接進(jìn)行設(shè)置，啟動器件的內(nèi)置循環(huán)冗余碼校驗器。⑩ 支持工業(yè)級溫度。 QuartusⅡ軟件簡介1. Quartus Ⅱ軟件基礎(chǔ) Quartus II design 是最高級和復(fù)雜的，用于(SOPC) 的設(shè)計環(huán)境。Quartus II design 是唯一一個包括以 timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device (PLD)的軟件。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎,它是業(yè)界唯一提供 FPGA 和固定功能 Hard Copy 器件統(tǒng)一設(shè)計流程的設(shè)計工具。系統(tǒng)設(shè)計者現(xiàn)在能夠用 Quartus II 軟件評估 Hard Copy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。改進(jìn)了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。初次打開 Quartus Ⅱ 軟件時可以在 Quartus Ⅱ用戶界面和 MAX+PLUS Ⅱ用戶界面間進(jìn)行選擇，滿足不同類型用戶的選擇。命令等圖標(biāo)。同時軟件的裝載，編譯，仿真速度比 版本大 大加快。 Logic Lock 設(shè)計流程把整個模塊的放置交由設(shè)計者控制，如果必要的話，可以采用輔助平面布置。 版 Quartus II 設(shè)計軟件把新的 Logic Lock 設(shè)計流程算法集成到未來的 Altera 器 件中，該算法充分利用了模塊級設(shè)計的優(yōu)勢。MAX3000A 和 MAX7000 設(shè)計者現(xiàn)在可以使用Quartus II 設(shè)計軟件中才有的所有強大的功能?？焖龠m配功能保留了 最佳性能的設(shè)置，加快了編譯過程。3. Quartus Ⅱ設(shè)計流程 典型的 Quartus Ⅱ設(shè)計流程如圖 32 所示： 編程配置適配時序分析與仿真時序滿足要求設(shè)計輸入分析綜合功能仿真設(shè)計正確 圖 32 Quartus Ⅱ設(shè)計流程圖 VHDL 語言基礎(chǔ)1. 什么是 VHDL 語言VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本，IEEE1076（簡稱 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL接口。1993 年，IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱93 版）。有專家認(rèn)為，在新的世紀(jì)中，VHDL 與 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。同時，它還具有多層次的電路設(shè)計描述功能。VHDL 語言設(shè)計方法靈活多樣，既支持自頂向下的設(shè)計方式，也支持自底向上的設(shè)計方法； 既支持模塊化設(shè)計方法，也支持層次化設(shè)計方法。同時，VHDL 語言也支持慣性延遲和傳輸延時這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。（4） VHDL 語言的設(shè)計描述與器件無關(guān)采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。當(dāng)硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計，而是一些模塊的累加。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計的工作量，縮短開發(fā)周期。在 VHDL 中，將一個可以完成特定獨立功能的設(shè)計稱為設(shè)計實體（Design entity）。而對于一個邏輯部件的設(shè)計，并不要所有的語法結(jié)構(gòu)才能完成，有些部件的語法結(jié)構(gòu)是可以省略的，但是一個有意義的設(shè)計實體至少要包含庫（程序包）、實體和結(jié)構(gòu)體三部分：VHDL 程序具體框架：（1）實體實體（Entity）是設(shè)計中最基本的模塊，用于描述設(shè)計實體的外部接口性，即該設(shè)計實體對外的輸入輸出端口的數(shù)量和端口特性。（2）結(jié)構(gòu)體結(jié)構(gòu)體（Architecture）用于描述實體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。結(jié)構(gòu)體描述了設(shè)計實體的結(jié)構(gòu)、行為、元件、及內(nèi)部連接關(guān)系，也就是說定義了設(shè)計實體具體功能的實現(xiàn)，規(guī)定了設(shè)計實體的數(shù)據(jù)流程，制訂了實體內(nèi)部的元件連接關(guān)系。包括：① 行為描述方式對設(shè)計實體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級編程語言，無需的電路的具體結(jié)構(gòu)。其優(yōu)點是只需要描述輸入和輸出的行為，而不關(guān)注具體電路的實現(xiàn)。這種描述方式將數(shù)據(jù)看成從設(shè)計的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)的變化，即對信號到信號的數(shù)據(jù)流動的路徑和形式進(jìn)行描述。數(shù)據(jù)流描述方式的優(yōu)點是易于進(jìn)行邏輯綜合，綜合效率較高。結(jié)構(gòu)描述方式只表示元件（模塊）和元件（模塊）之間的互聯(lián)，就像網(wǎng)表一樣。（3） 庫和程序包庫（Library）是用來存放以編譯過的實體。庫和程序包就是使設(shè)計者共享已經(jīng)編譯過的設(shè)計成果。為了能夠在其他設(shè)計實體中使用這些資源，VHDL 提供了程序包作為載體。各種 VHDL 編譯系統(tǒng)都包含了多個標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164 和STANDARD 程序包。用戶也可以自定義程序包。那么在具體硬件實現(xiàn)時，要采用哪種方式就需要配置來實現(xiàn)。 4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計 引言 用 VHDL 語言建模，編寫程序?qū)崿F(xiàn) 2ASK、2FSK、2CPSK、2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實現(xiàn) 2ASK、2FSK、2CPSK、2DPSK 的調(diào)制與解調(diào)的邏輯圖設(shè)計，實現(xiàn)調(diào)制與解調(diào)的波形仿真。（2）采用鍵控法進(jìn)行調(diào)制數(shù)字基帶信號作為鍵控信號控制與門來完成 2ASK 調(diào)制。use 。use 。系統(tǒng)時鐘 start :in std_logic?；鶐盘? y :out std_logic)。architecture behav of askt issignal q:integer range 0 to 3。載波信號beginprocess(clk)beginif clk39。039。 elsif q=1 then f=39。q=q+1。039。 else f=39。q=q+1。end if。y=x and f。 2ASK 解調(diào)的實現(xiàn) 1. 2ASK 解調(diào)建模的思想（1）首先考慮輸入信號 根據(jù) 2ASK 信號相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、2ASK 信號，但考慮到本書采用的目標(biāo)器件為 CPLD/FPGA 器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。（2）解調(diào)器的建模設(shè)計解調(diào)器包括分頻器、計數(shù)器、寄存器和判決器等。2ASK 解調(diào)的框圖如圖 43 所示，采用外部時鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時鐘信號與發(fā)端時鐘同步且 2ASK 為數(shù)字信號。 2ASK 解調(diào)電路如圖 44 所示圖 44(a) 2ASK 解調(diào)電路的 VHDL 建模電路寄存器 XX圖 44（b）2ASK 解調(diào)邏輯電路圖2. 2ASK 解調(diào)的程序library ieee。use 。entity askj isport(clk :in std_logic。同步信號 x :in std_logic?；鶐盘杄nd askj。分頻計數(shù)器signal xx:std_logic。beginprocess(clk)beginif clk39。139。039。if 語句完成 q 的循環(huán)計數(shù) elsif q=11 then q=0。 end if。end process。m 計數(shù)器清零elsif q=10 then if m=3 then y=39。if 語句通過對 m 大小來判決 yelse y=39。end if。event and xx39。then m=m+1；計 xx 信號的脈沖個數(shù)end if。end behav。由圖還可以看出，當(dāng)輸入 X 為 1101 時，并且基帶碼長等于載波的 6 個周期，Y 輸出的頻帶信號在輸入 1 時為高電平，其頻率與 CLK 時鐘一樣，包含了 6 個周期，并且調(diào)制信號 Y 滯后于輸入基帶信號 X 的一個 CLK 時間，在 X 輸入為 0 時，輸出 Y 也為 0，這驗證了 2ASK 調(diào)制的原理。由圖 46（b）解調(diào)的放大圖可以看出，輸出的基帶信號 Y 滯后輸入的調(diào)制信號 10 個時鐘周期，在 q=11 時，m 清零，在 q=10 時，根據(jù) m 的大小，進(jìn)行對輸出基帶信號 Y 的電平的判決。 基于 VHDL 語言實現(xiàn) 2FSK 調(diào)制與解調(diào) 2FSK 調(diào)制的實現(xiàn)1. FSK 的建模思想FSK 調(diào)制的方框圖如圖 47 所示FPGA圖 47 FSK 調(diào)制方框圖FSK 調(diào)制的核心部分包括分頻器，二選一選通開關(guān)等。從選通開關(guān)輸出的信號就是數(shù)字 FSK 信號。FSK 調(diào)制的電路圖如圖 48 所示圖 48（a）FSK 調(diào)制電路的 VHDL 建模電路clk 分頻器1start基帶信號載波 f載波 f1分頻器1二選一選通開關(guān) 調(diào)制信號圖 48（b）FSK 調(diào)制的邏輯電路圖2. 2FSK 調(diào)制的程序library ieee。use 。entity fskt isport(clk :in std_logic。開始調(diào)制信號 x :in std_logic。調(diào)制信號end fskt。載波 f1 計數(shù)器signal q2:integer range 0 to 3。beginprocess(clk)beginif clk39。139。039。elsif q1=5 then f1=39。q1=q1+1。039。 else f1=39。q1=q1+1。end if。process（clk)得到載波 f2beginif clk39。139。039。elsif q2=0 then f2=39。q2=q2+1。039。 else f2=39。q2=q2+1。end if。process(clk,x)beginif clk39。1 thenif x=39。then y=f1?；鶐?x=1,輸出調(diào)制為 y=f2 end if。end process。 2FSK 解調(diào)的實現(xiàn)1. 2FSK 解調(diào)建模的思想2FSK 解調(diào)的方框圖如圖 49 所示FPGA圖 49 2FSK 解調(diào)原理框圖該模型和 2ASK 的模型類似，其核心部分是分頻器，寄存器、計數(shù)器和判決器構(gòu)成。由于 f1和 f2 的周期不同，若假設(shè) f1=2f2，且基帶信號電平 “1”，對應(yīng)著載波 f1，基帶信號電平“0”對應(yīng)載波 f2，則圖中計數(shù)器以 f1 為時鐘信號，上升沿計數(shù)，基帶信號“1”碼元對應(yīng)計數(shù)個數(shù)為載波 f1 的周期，基帶信號碼元“0”對應(yīng)計數(shù)個數(shù)為載波 f2 的周期。判決器以 f1 為時鐘信號，對計數(shù)器輸出信號進(jìn)行抽樣判決，并輸出基帶信號。use 。use 。系統(tǒng)時鐘 start :in std_logic。調(diào)制信號 y :out std_logic)。architecture behav of fskj issignal q:integer range 0 to 11。寄存 x 信號signal m:integer range 0 to 5。event and clk=39。 then xx=xclk 上升沿把 x 信號賦給中間信號 xx if start=39。 then q=0。 else q=q+1。end if。process(xx,q)beginif q=11 then m=0。0