【文章內(nèi)容簡介】 ??1 選通開關(guān)反相器選通開關(guān)振蕩器 ??2相加器振蕩器 選通開關(guān)反相器選通開關(guān)振蕩器輸入 定時脈沖 輸出圖 36 用相干解調(diào)法實現(xiàn) 2FSK 的解調(diào)原理框圖輸入 定時脈沖 輸出圖 37 用非相干解調(diào)法實現(xiàn) 2FSK 的解調(diào)原理框圖 2CPSK 的調(diào)制與解調(diào)1. CPSK 調(diào)制的原理相移鍵控是利用載波的相位變化來傳輸數(shù)字信息的，而振幅和頻率保持不變。在2CPSK 中，通常用初始相位“0”和“ ”來表示二進(jìn)制的 “0”和“1” 。因此，2CPSK??信號的時域的表達(dá)式為( t ) =Acos( t + ) （213）??2???????? ???? ????其中， 表示第 n 個信號的絕對相位：????0 發(fā)送“0”時 = （214）????1 發(fā)送“1”時所以，2CPSK 表達(dá)式又可以寫成：BPF??2BPF??1包絡(luò)檢波器包絡(luò)檢波器抽樣判決器Acos t 概率為 P????( t ) = （215）??2????????—Acos t 概率為 1—P????由于表示信號的兩種碼元的波形相同，極性相反，故 2CPSK 信號一般可以表述為一個雙極性全占空比矩形脈沖與一個正弦載波相乘，即( t )= s (t) cos t （216）??2???????? ????其中s(t) = g(t n ) 這里 g(t)是脈沖寬度為 的單個矩形脈沖，而 的統(tǒng)計特性為∑???? ???? ???? ????概率為 P = （217）????1 概率為 1—P即發(fā)送二進(jìn)制符號“0”時（ 取+1） ， ( t )取 0 相位；發(fā)送二進(jìn)制符號“1”???? ??2????????時（ 取1） ， ( t )取 相位。這種以載波的不同相位直接去表示響應(yīng)的二進(jìn)制數(shù)???? ??2??????????字信號的調(diào)制方式，稱為二進(jìn)制的絕對相移方式。對于 2CPSK 調(diào)制的原理圖和 2ASK 信號產(chǎn)生的方法相比較，只是對 s(t)的要求不同，在 2ASK 中 s(t)是單極性的，而在 2CPSK 中 s(t)是雙極性的基帶信號。對于2CPSK 的調(diào)制的實現(xiàn)也有兩種方法；模擬調(diào)制法和鍵控法，其原理圖分別如圖 38 和39 所示s(t) 雙極性 ( t )??2????????不歸零 cos t????碼型變換 乘法器圖 38 用相乘器實現(xiàn) 2CPSK 調(diào)制原理框圖 開關(guān)電路0( t )??2???????? ??s(t)圖 39 用鍵控法實現(xiàn) 2CPSK 調(diào)制原理框圖2. 2CPSK 解調(diào)的原理2CPSK 信號的解調(diào)通常使用相干解調(diào)法，在相干解調(diào)中要注意相干載波必須與2CPSK 信號是同頻同相的，其相干解調(diào)的原理圖如圖 310 所示( t ) ??2????????定時cos t 脈沖????圖 310 用相干解調(diào)法實現(xiàn) 2CPSK 解調(diào)原理框圖 2DPSK 的調(diào)制與解調(diào)1. DPSK 調(diào)制的原理在 2CPSK 中，相位變化是以未調(diào)載波的相位作為參考基準(zhǔn)的。由于它利用未調(diào)載波相位的絕對值表示數(shù)字信息，所以稱為絕對相移。已經(jīng)指出，2CPSK 相干解調(diào)時，會移向1800cos t????抽樣判決器低通濾波器相乘器帶通濾波器存在著 的相位模糊，即恢復(fù)的本地載波與相干載波可能調(diào)相，也可能反相，這種1800相位關(guān)系的不確定性將會造成解調(diào)出的數(shù)字基帶信號與發(fā)送的數(shù)字基帶信號正好相反，即“1”變?yōu)椤?” ， “0”變?yōu)椤?” ，判決輸出的數(shù)字信號全部出錯，稱為倒 現(xiàn)象或反??相工作。所以 2CPSK 難以實用。為了克服這個缺點，提出了 2DPSK(差分相移鍵控)。2DPSK 是利用前后相鄰碼元的載波相對相位變化數(shù)字信息，又叫相對相移鍵控。當(dāng)前碼元與前一碼元的載波相位差用 來表示，定義??0 表示數(shù)字信息“0” （218）?? 表示數(shù)字信息“1”??例如一組數(shù)字信息與其對應(yīng)的 2DPSK 信號的載波相位關(guān)系二進(jìn)制數(shù)字信息： 1 0 1 1 0 1 1 02DPSK 信號相位：（0） 0 0 ?? ?? ?? ?? ?? ??或 （ ） 0 0 0 0 0 0?? ?? ??由此可知，對于相同的基帶數(shù)字信息序列，由于初始碼元的參考相位不同，2DPSK信號的參考相位可以不同。也就是說，2DPSK 信號的相位并不直接代表基帶信號，而前后碼元的相對相位差才確定唯一的信息符號。從而解決了載波相位不確定的問題。對于 2DPSK 的調(diào)制，先對二進(jìn)制基帶信號進(jìn)行差分編碼，即把數(shù)字信號序列的絕對碼變?yōu)橄鄬Υa，然后再根據(jù)相對碼進(jìn)行絕對調(diào)相，從而產(chǎn)生二進(jìn)制差分相移鍵控信號，2DPSK 調(diào)制的原理框圖如圖 311 所示0 開關(guān) (t)??2???????? ??S(t)圖 311 用鍵控法實現(xiàn) 2DPSK 調(diào)制原理框圖2. DPSK 解調(diào)的原理cos t????相移1800碼變換 2DPSK 也有兩種解調(diào)方法：一種是相干解調(diào)（極性比較法）加碼變換法；還有一種是差分相干解調(diào)法（相位比較法） 。前者的原理框圖如圖 312 所示??2????????輸出 cos t 定時脈沖????圖 312 用相干解調(diào)法實現(xiàn) 2DPSK 解調(diào)原理框圖對 2DPSK 進(jìn)行相干解調(diào)，恢復(fù)出相對碼，再經(jīng)碼變化器變化為絕對碼，從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。在解調(diào)的過程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對碼也可能是“1”和“0”的倒置，但經(jīng)差分譯碼（碼反變換）得到的絕對碼不會發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問題。差分相干解調(diào)的原理圖如圖 313 所示 ??2????????定時脈沖圖 313 用差分相干解調(diào)法實現(xiàn) 2DPSK 解調(diào)原理框圖用相位比較法來對 2DPSK 信號進(jìn)行解調(diào)，不需要專門的相干載波，只需要將收到的 2DPSK 信號延時一個碼元周期 ，然后與 2DPSK 本身信號相乘，相乘器起著相位比????較的作用，相乘結(jié)果反映了前后碼元的相位差，經(jīng)過低通濾波器后再抽樣判決，就可以直接回復(fù)出原始數(shù)字信息，不需要碼反變換器。帶通濾波器 相乘器低通濾波器抽樣判決器碼反變換器 帶通濾波器 相乘器低通濾波器抽樣判決器延遲 ????3 FPGA 和 VHDL 以及 QuartusⅡ簡介 FPGA 簡介1 FPGA 是什么FPGA（Field－Programmable Gate Array） ，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop ）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的 FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備） 。FPGA 采用了邏輯單元陣列 LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（Configurable Logic Block） 、輸出輸入模塊 IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。2 基本特點：（1）采用 FPGA 設(shè)計 ASIC 電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。（2）FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。（3）FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。（4）FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。（5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容?？梢哉f，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。3 FPGA 的應(yīng)用：（1）產(chǎn)品設(shè)計把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA 技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域，F(xiàn)PGA 因為具備接口，控制，功能 IP，內(nèi)嵌 CPU 等特點有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計。（2）系統(tǒng)級應(yīng)用系統(tǒng)級的應(yīng)用是 FPGA 與傳統(tǒng)的計算機(jī)技術(shù)結(jié)合，實現(xiàn)一種 FPGA 版的計算機(jī)系統(tǒng)如用 Xilinx　V4, V5 系列的 FPGA，實現(xiàn)內(nèi)嵌 POWER　PC　CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINUX 等系統(tǒng)這個系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成 FPGA 大型系統(tǒng)來講是很有幫助的。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。4 Cyclone 系列 FPGA（1）概述Cyclone 系列 FPGA 是目前 ASIC 應(yīng)用餓低成本應(yīng)用方案。ASIC 開發(fā)涉及到大量的工程資源，設(shè)計仿真和驗證，需要多次進(jìn)行重制。利用其系統(tǒng)集成功能，Cyclone 系列 FPGA 避免了 ASIC 昂貴的 NRE 負(fù)擔(dān)（NRE 是 NonRecurring Engineering 的縮寫，NRE 費(fèi)用即一次性工程費(fèi)用，是指集成電路生產(chǎn)成本中非經(jīng)常性發(fā)生的開支） ，降低了訂購量和產(chǎn)品推遲的帶來的風(fēng)險。采用 Cyclone 系列 FPGA，大批量應(yīng)用現(xiàn)在可以采用價格相當(dāng)?shù)目删幊探鉀Q方案。新的市場發(fā)展趨勢，如世界標(biāo)準(zhǔn)、平臺融合、交互性以及技術(shù)改進(jìn)等，不斷的推動可對高性價比方案的需求。Cyclone 系列 FPGA 的價格滿足了市場對創(chuàng)新的要求，通過產(chǎn)品迅速面市來確定領(lǐng)先優(yōu)勢。現(xiàn)在通信、計算機(jī)外設(shè)、工業(yè)和汽車等低成本大批量應(yīng)用市場都應(yīng)用 Cyclone 系列 FPGA。（2）性能特性Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進(jìn)行競爭。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲器、鎖相環(huán)（PLL）和高級 I/O 接口。Cyclone 系列 FPGA 有以下特性。① 成本優(yōu)化的構(gòu)架。Cyclone 系列 FPGA 具有 20220 個邏輯單元，Cylone 器件的邏輯資源可以用來實現(xiàn)復(fù)雜的應(yīng)用。② 外部存儲器接口。Cyclone 器件具有高級外部存儲器接口，允許設(shè)計者將外部單數(shù)據(jù)率（SDR） ，雙數(shù)據(jù)率（DDR） 、SDRAM 和 DDRRAM 器件集成到復(fù)雜系統(tǒng)設(shè)計中，而不會降低數(shù)據(jù)訪問的性能。③ 嵌入式存儲器。Cyclone 器件中 M4K 存儲塊提供 288Kbit 存儲容量，能夠被配置來支持多種才做模式，包括 RAM、ROM、FIFO 及單口和雙口模式。④ 支持 LVDS I/O。Cyclone 器件支持各種單端 I/O 接口標(biāo)準(zhǔn)，如、LVTTL 、LVCMO 、SSTL 和 PCI 標(biāo)準(zhǔn)，滿足當(dāng)前系統(tǒng)需求。⑤ 時鐘管理電路。Cyclone 器件具有兩個可編程鎖相環(huán)（PLL）和 8 個全局時鐘線，提供健全的時鐘管理和頻率合成功能，實現(xiàn)最大的系統(tǒng)性能。Cyclone PLL 具有多種高級功能，如頻率合成、可編程相移、可編程延遲和外部時鐘輸出。這些功能允許設(shè)計者管理內(nèi)部和外部系統(tǒng)時序。⑥ 接口和協(xié)議。Cyclone 器件支持諸如 PCI 等串行、總線和網(wǎng)絡(luò)接口，可訪問外部存儲器和多種通信協(xié)議，如以太網(wǎng)協(xié)議