【正文】 就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近 3/4的資源 [19]。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）16 D/A轉(zhuǎn)換電路設(shè)計(jì)DAC0832是 CMOS工藝制造的 8位 D/A轉(zhuǎn)換器，屬于 8位電流輸出型 D/A轉(zhuǎn)換器，轉(zhuǎn)換時(shí)間為 1us，片內(nèi)帶輸入數(shù)字鎖存器。利用D/A轉(zhuǎn)換器可以產(chǎn)生各種波形，如方波、三角波、正弦波、鋸齒波等以及它們組合產(chǎn)生的復(fù)合波形和不規(guī)則波形。D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。運(yùn)放的反饋電阻可通過 RFB端引用片內(nèi)固有電阻，還可以外接。另外，ILE、 、湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）1 和 是控制轉(zhuǎn)換的控制信號。輸入寄存器和 DAC寄存器作為雙緩沖，因?yàn)樵?CPU數(shù)據(jù)線直接接到 DAC0832的輸入端時(shí)，數(shù)據(jù)在輸入端保持的時(shí)間僅僅是在 CPU執(zhí)行輸出指令的瞬間內(nèi)，輸入寄存器可用于保存此瞬間出現(xiàn)的數(shù)據(jù)?！　】刂菩盘?ILE、 、 用來控制輸入寄存器?！　】刂菩盘?和 用來控制 8位 A/D轉(zhuǎn)換器。 DAC0832的數(shù)據(jù)輸出方式在微機(jī)應(yīng)用系統(tǒng)中,通常使用的是電壓信號,而 DAC0832輸出的是電流信號，這就需要由運(yùn)算放大器組成的電路實(shí)現(xiàn)轉(zhuǎn)換。3. DAC 0832同 CPU的連接微處理器與 DAC0832之間可以不加鎖存器，而是利用 DAC0832內(nèi)部鎖存器，將 CPU通過數(shù)據(jù)總線直接向 DAC0832輸出的停留時(shí)間很短的數(shù)據(jù)保存，直至轉(zhuǎn)換結(jié)束。圖 310 DAC0832和 CPU連接電路本系統(tǒng) D/A轉(zhuǎn)換電路圖 311湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）18圖 311 D/A轉(zhuǎn)換電路圖 DAC0832芯片原理管腳功能介紹（如圖 312所示）圖 312 DAC0832管腳圖(1) DI7～DI0：8 位的數(shù)據(jù)輸入端，DI7 為最高位。(3) IOUT2：模擬電流輸出端 2， IOUT2 與 IOUT1的和為一個(gè)常數(shù)，即IOUT1＋I(xiàn)OUT2＝常數(shù)。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）19(5) VREF：參考電壓輸入端，此端可接一個(gè)正電壓，也可接一個(gè)負(fù)電壓，它決定 0至 255的數(shù)字量轉(zhuǎn)化出來的模擬量電壓值的幅度，VREF 范圍為(+10～10)V。(6) Vcc：芯片供電電壓，范圍為(+5~ 15)V。(8) DGND：數(shù)字量地。一般情況下為了簡化接口電路，可以把和直接接地，使第二級 8位 DAC寄存器的輸入端到輸出端直通，只有第一級 8位輸入寄存器置成可選通、可鎖存的單緩沖輸入方式。單緩沖方式具有適用于只有一路模擬信號輸出或幾路模擬信號非同步輸出的情形的優(yōu)點(diǎn)，但是電路線路連接比較簡單。根據(jù)以上分析，我們的課題選擇了單緩沖方式使用方便，程序簡單，易操作。表示方法：（1）用輸入二進(jìn)制數(shù)的位數(shù)表示；如 8位。指最小輸出電壓和最大輸出電壓之比。2．精度：DAC 實(shí)際輸出電壓與理想的輸出電壓的偏差。3．線性度：DAC 實(shí)際傳輸特性曲線與理想的傳輸特性曲線的偏差。4．溫度靈敏度：在輸入不變的情況下，輸出模擬電壓隨溫度變化產(chǎn)生的變化量。5．轉(zhuǎn)換速度：用完成一次轉(zhuǎn)換所需的時(shí)間——建立時(shí)間 Tset來衡量。輸入信號由全 0變?yōu)槿?1所需時(shí)間最長。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）20 （3—2）????ROsTRSVtmaxmax??式中 為轉(zhuǎn)換時(shí)間 ， 為建立時(shí)間， 輸出最大電壓值， 為運(yùn)放輸出轉(zhuǎn)st??maxoVRS換速率。按輸入數(shù)字量的位數(shù)分：8 位、10 位、12 位和16位等；按輸入的數(shù)碼分：二進(jìn)制方式和 BCD碼方式；按傳送數(shù)字量的方式分：并行方式和串行方式；按輸出形式分：電流輸出型和電壓輸出型，電壓輸出型又有單極性和雙極性；按與單片機(jī)的接口分：帶輸入鎖存的和不帶輸入鎖存的。其原理是將 A2的輸入端 Σ 通過電阻 R1與參考電壓 VREF相連，VREF 經(jīng) R1向A2提供一個(gè)偏流 I1，其電流方向與 I2相反，因此運(yùn)算放大器 A2的輸入電流為 II2之代數(shù)和。nD （12）REF為 DAC0832提供的參考電壓，39。由上兩式可得： )1256(25639。211 RDWVRVUnREFEF ???????? （13）取 21，當(dāng) 039。n時(shí)， 01?U； 2539。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）21由上述分析可看出，39。再取 1RW?，則式（11）可表示為： )128(39。 單片機(jī)與 FPGA的接口設(shè)計(jì) 在功能上,單片機(jī)與 FPGA有很強(qiáng)的互補(bǔ)性。用這兩類器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應(yīng)用。圖 8051的引腳圖湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）22單片機(jī)的功能主要是傳送頻率控制字 K1和相位控制字 K2給 FPGA處理；生成波形表存儲于 EEPROM中；控制鍵盤的寫入和 LED的顯示；控制 DAC0832進(jìn)行幅值轉(zhuǎn)換。單片機(jī)與 FPGA的接口方式一般有兩種，即總線方式與獨(dú)立方式。故單片機(jī)與 FPGA的接口方式選用總線方式。圖 FPGA與單片機(jī)的總線接口MCS51單片機(jī)的總線接口方式工作時(shí)序如圖 ，它以總線方式與 FPGA進(jìn)行數(shù)據(jù)與控制信息通信，其通信工作時(shí)序是純硬件行為，只需一條單字節(jié)指令就能完成所需的讀寫時(shí)序，如：MOVX DPTR, A。其時(shí)序電平變化速度與單片機(jī)工作時(shí)鐘頻率有關(guān)。然后由 P2口和 P0口分別輸出高 8位和低 8位的數(shù)據(jù)地址，并由 ALE的下降沿 P0口的低 8位地址鎖存于地址鎖存器。若要將累加器 A的數(shù)據(jù)寫入 FPGA,則需通過指令”MOVX DPTR,A”和寫允許信號 WR。 外圍電路設(shè)計(jì)在設(shè)計(jì)中除單片機(jī)和 FPGA之外，還需要很多外圍電路來提供時(shí)鐘源和波形調(diào)整等，以下將簡要介紹各外圍電路的設(shè)計(jì)及參數(shù)選擇。將 ，即可得到頻率為 1280HZ的方波 f1,如圖 。這樣若要得到頻率為 F0（F0 為 20的倍數(shù)）赫茲的波形，只要輸入頻率為 64F0（HZ）的計(jì)數(shù)脈沖即可。電路設(shè)計(jì)如圖 ，1280HZ 的方波信號作為鎖相環(huán)頻率合成器 4046的基準(zhǔn)時(shí)鐘，并配以可編程計(jì)數(shù)器 8254實(shí)現(xiàn)基準(zhǔn)時(shí)鐘頻率的 2～62500 倍頻，這樣就得到了地址計(jì)數(shù)器脈沖 f2。如圖 。圖 外擴(kuò)存儲器電路 濾波、緩沖輸出電路D/A輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負(fù)載能力。由于本設(shè)計(jì)要求濾波的分量主要為由 D/A產(chǎn)生的高頻分量，和要保留的頻率（小于 20KHZ）相差很遠(yuǎn)，所以濾波器在通帶內(nèi)的平坦程度比其衰減陡度更為重要。設(shè)計(jì)中主要是頻率為≤20KHZ 的正弦波。正弦波的輸出頻率小于 ，為保證 ，又要盡可能抑制諧波和高頻噪聲，綜合考慮?。篟1=1KΩ，R2=1KΩ，C1=100pF,C=100pF。此方案不用單片機(jī)掃描，占用資源少，電路見附錄 1。 本方案采用單片機(jī)控制, 由 4511驅(qū)動(dòng) 4個(gè)共陰極數(shù)碼管 LED進(jìn)行動(dòng)態(tài)顯示相位和頻率。這幾周的時(shí)間里，我利用圖書館的豐富資源，查閱與其有關(guān)的書籍；利用網(wǎng)絡(luò)資源搜索一些相關(guān)的知識。通過本次的設(shè)計(jì)，我學(xué)到了更為有趣的知識，自己的知識面也得到了進(jìn)一步的擴(kuò)展。我們每一個(gè)人不可以孤立的存在于社會中。在本次的畢業(yè)論文設(shè)計(jì)過程中，同指導(dǎo)老師共同商量設(shè)計(jì)思路；和同學(xué)們共同討論、解決問題……這都是團(tuán)隊(duì)合作精神的體現(xiàn)。但是這只是成功路上的一小步，我們還可以在此基礎(chǔ)上附加一些其他的功能如多波形模塊設(shè)計(jì)等等。由于本人的水平有限，在本次設(shè)計(jì)中難免有缺點(diǎn)和漏洞之處，懇求大家批評指導(dǎo)，提出您寶貴的意見和建議，以便本人在以后的學(xué)習(xí)和工作中加以改正。 MCS51單片機(jī)與 FPGA的通信讀寫電路use 。 雙向地址/數(shù)據(jù)口 p2 : in std_logic_vector(7 downto 0)。 讀、寫允許ale : in std_logic。 待讀入數(shù)據(jù)準(zhǔn)備就緒標(biāo)志位 ad_cs: out std_logic。 單片機(jī)待讀回信號latch1 : in std_logic。 鎖存輸出數(shù)據(jù) 1datout2: out std_logic_vector(7 downto 0))。architecture behave of mcs51 issignal latch_addres : std_logic_vector(7 downto 0)。signal latch_out2 : std_logic_vector(7 downto 0)。signal wr_enable1 : std_logic。beginprocess( ale ) 低 8位地址鎖存進(jìn)程beginif ale39。039。 ale的下降沿將 p0口的低 8位地址鎖入鎖存器 end if。process( p2,latch_addres ) WR寫信號譯碼過程 1begin if (latch_addres=11110101) and (p2=01101111) thenwr_enable1=wr。139。end process。event and wr_enable1=39。thenlatch_out1=p0。end process。 寫允許else wr_enable2=39。 寫禁止end if。process( wr_enable2 ) 數(shù)據(jù)寫入寄存器 2beginif wr_enable239。139。end if。process( p2, latch_addres, ready, rd ) 8031對 PLD中數(shù)據(jù)讀入進(jìn)程begin if (latch_addres=01111110) and (p2=10011111) and (ready=39。) and (rd=39。) thenp0=latch_in1。 禁止讀數(shù)，P0 口呈高阻態(tài)end if。process(latch1) 外部數(shù)據(jù)進(jìn)入 FPGA進(jìn)程beginif latch139。139。end if。process(latch_addres) A/D工作控制片選信號輸出進(jìn)程begin if(latch_addres=00011110) thenad_cs=39。 允許 A/D工作else ad_cs=39。 禁止 A/D工作end if。datout1=latch_out1。 end behave。library ieee。entity chuzhi isport(a:in std_logic_vector(3 downto 0)。end chuzhi。when 0010=q=156。when 0100=q=78。when 0110=q=52。when 1000=q=39。when 1010=q=31。end case。end chu_arc。library ieee。entity fenp is port(a:in integer range 0 to 1024。 q:out std_logic)。architecture fenp_arc of fenp isbeginprocess(clk)variable b,d:std_logic。begin if clk39。139。039。 b:=39。 else if c=1 then b:=39。 d:=not d。 end if。end if。end process。DDS電路的 VHDL 設(shè)計(jì)，主要累加器和相位/幅度轉(zhuǎn)換兩部分組成。use 。entity dds isgeneric(width:integer:=8)。sin,acc:out std_logic_vector(7 downto 0)。end dds。 signal msbs:std_logic_vector (7 downto 0)。reg1:lpm_ffgeneric map(lpm_width=width)portmap(data=s,q=acc8,clock=clk)。beginfor i in 7 downto 0 loopmsbs(i)=acc8(i)。end process select1。room1:lpm_romgeneric map(lpm_width=8, lpm_widthad=8, lpm_file=)port map(adress=msbs, inclock=clk, outclock=clk,