【正文】 形式信號?，F(xiàn)在，一些器件廠家 如美國的 AD公司，都在 DDS器件的芯片內(nèi)部集成了 DAC，這種結(jié)構(gòu)稱為 CompleteDDS，大大簡化了 DDS的系統(tǒng)設(shè)計 。 在 DDS中，一個頻率的建立時間通常取決于濾波器的帶寬。由于 DDS中無須相位反饋控制，因而頻率建立及切換快并且與頻率分辨率、頻譜純度相互獨立。同時， DDS也非常易于實現(xiàn)如 PSK、 FSK等高精度的數(shù)字調(diào)制和正交調(diào)制。 DDS 的頻譜分析 在分析 DDS 的噪聲特性之前，我們先給出 DDS 的理想輸出頻譜。 理想的 DDS 在頻率合成過程中不存在相位截斷誤差、幅度量化誤差和DAC 誤差，此時，整個 DDS 相當(dāng)于一個理想的采樣保持電路，其中 NCO 相當(dāng)于一個理想采樣器， DAC 則相當(dāng)于一個理想保持電路，其系統(tǒng)沖激 響應(yīng)為 ： else Tth c?????? 010 （ 2— 5） 因為輸入正弦信號 sin(2π tf0 )的頻譜分布是在 cf? 和 cf 兩個頻率點上的沖激，在經(jīng)過采樣之后所得到的頻譜是以采樣頻率 cf 為周期的原信號頻譜的周期重復(fù)。在實際中，由于鏡象頻率 cf — 0f 的存在，為了保證輸出頻率和鏡象頻率可以有效地分 開， DDS的輸出 max0f 一般只能等于 cf 的 30%40%。由 式 （ 2— 5） 可得 h(t)的頻譜 H(f)為 ： CfTjcc efTSaTfH ππ ???? )()( （ 2— 6） 式 （ 2— 6） 中 ， Sa(x)為取樣函數(shù) xxxSa /)sin()( ? 。 DDS 的雜散特 性分析 實際 DDS 不滿足理想 DDS 的條件，其輸出總是含有雜散的 ，如圖 23 所示。 DDS的雜散噪聲來源主要有相位截斷誤差、幅度量化誤差和由 DAC轉(zhuǎn)換產(chǎn)生的誤差 [8]。如果把相位累加器輸出的所有位數(shù)全部用來查詢正弦函數(shù)表，那正弦表的容量會非常的大。比如，為了提高頻率分辨率，DDS器件 AD9953采用了 32bit頻率控制寄存器，因此其 N=32，正弦函數(shù)表的寬 xx 大學(xué)學(xué)士學(xué)位論文 11 度為 19bit，則 ROM表的所需容量為 ： )(101 5 3 9 6 0 7 5 5 1032 b it??? （ 2— 7） 如果 N位全部用來尋址 ROM，需要極大的存儲量，如此巨大的 ROM表容量在實際工作中難以實現(xiàn)。 AD9953在查表過程中，通常取相位累加器的高 17位作為索引，從而產(chǎn)生了相位截斷誤差，這種相位截斷是 DDS雜散的主要來源，即相位截斷誤差。這相當(dāng)于周期性 地引入了一個截斷誤差，最終的影響就是輸出信號帶有一定的諧波分量，表現(xiàn)在輸出的頻譜上就是會有雜散信號存在。 式 （ 2— 8） 可表示為 ： )2 )(2s i n ()(N nnKnS ???? π （ 2— 9） 其中 ? (n)為相位截斷誤差 : BBB nKnKnKn 2m o d)(]2[2)( ???????? （ 2— 10） 通過對 S(n)展開運(yùn)算可得 ： )22c o s (2 )(2)22s in ()( NNB nKnnKnS ????? πππ ? （ 2— 11） 式 （ 2— 11） 中的右邊第一項是信號頻譜的成分，而第二項則是雜散頻譜的來源。舍位越少，雜散幅度就越小 ； 舍位越多，雜散幅度就越大 [9]。 如果能破壞 ? (n)的周期性，使截斷誤差 ? (n)序列變成隨機(jī)序列，就能夠?qū)⒂幸?guī)律的雜散分量變成隨機(jī)的相位噪聲，從而消除相位截斷引起的雜散。 xx 大學(xué)學(xué)士學(xué)位論文 12 幅度量化產(chǎn)生的雜散 正弦查詢表 ROM每個單元字長為 DBit位，即正弦信號幅度用 DBit的二進(jìn)制數(shù)來表示。 幅度量化誤差在大多數(shù)情況下，每個相位對應(yīng)的幅度值都是一個無限小數(shù)，它并不能在 ROM中準(zhǔn)確地存儲，通常 ROM表的寬度越大，其存儲的數(shù)值就越接近真實值。幅度量化誤差，也可以認(rèn)為是 DDS中DAC分辨率不夠引起的誤差 [10]。 DAC對 DDS的影響可從兩方面來考慮 :一方面是理想 DAC特性對 DDS的影響，在 此過程中理想 DAC僅對信號頻譜的幅度和相位有所改變，在輸出上體現(xiàn)為滾降特性，并不引入其它頻率成分 。這里我們主要對 DAC的第二種影響進(jìn)行分析 [11]。 DAC的非線性分為差分非線性 (DNLDifferential Nonlinearity)和積分非線性 (INLintegral Nonlinearity)。又因為 DDS是一個采樣系統(tǒng)，所以這些諧波會以 cf 為周期搬移，這些諧波可表示為 ： 0fbfaf c ???? （ 2— 13） 其中 a 和 b為任意整數(shù)，當(dāng)諧波 f落到 Nyquist帶寬 [0, 0f /2]內(nèi)就會形成對系統(tǒng)有害的雜散頻率。這種暫態(tài)響應(yīng)一般與數(shù)據(jù)位之間的時滯及器件內(nèi)部邏輯電路的傳輸延遲不等有關(guān)，這樣就會引起 DAC的輸出出現(xiàn)短暫的中間態(tài)，并可能在輸出譜中增加不必要的能量成分 .比如， DAC一般從 1變化到 0比從0 變化到 1 要快，如果數(shù)字量從 011111... 加到 100000...，將會出現(xiàn)中間態(tài)000000...， DAC的輸出在時域內(nèi)出現(xiàn)幅度較大而時間很短的尖峰，也就是毛刺，它在輸出頻譜中以雜散的形式表現(xiàn)出來 [12]。 其他噪聲源帶來的雜散 DDS 雜散的來源，主要是前面闡述的三項，它們大多落在離主頻譜很近的地方，所以也是影響最大而又較難去除的雜散。所以在設(shè)計與 DDS相關(guān)的頻率合成器時，正確看待 DDS 的各項雜散，充分考慮各個器件對系統(tǒng)雜散的影響，是前期設(shè)計需要重點考慮的因素之一?？紤]到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑 制，實際的輸出頻率帶寬仍能達(dá)到 40%fc。事實上，在 DDS 的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。時鐘頻率越高，轉(zhuǎn)換時間越短。 若時鐘 fc 的頻率不變， DDS 的頻率分辨率就是則相位累加器的 位數(shù) N 決定。目前，大多數(shù) DDS 的頻率分辨率在 1Hz 數(shù)量級，甚至小于 1mHz。 只要在 DDS 內(nèi)部加上相應(yīng)控制如調(diào)頻控制 FM、調(diào)相控制 PM 和調(diào)幅控制AM,即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生 FSK,PSK,ASK 和MSK 等信號。當(dāng) DDS 的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。 但是 DDS 也有其不足，主要是： 由于 DDS 內(nèi)部 DAC 和波形存儲器 (ROM)的工作速度限制，使得 DDS 輸出的最高頻有限。采用 GaAs 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 左右。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差 (由存儲器有限字長引起 )造成的雜散； DAC 非理想特性造成的雜散。 xx 大學(xué)學(xué)士學(xué)位論文 15 第 3章 信號發(fā)生器 系統(tǒng) 的 硬件設(shè)計 系統(tǒng)硬件總體設(shè)計 DDS諧波信號發(fā)生器主要可以分 為以下幾個部分：數(shù)字波形合成電路 、 數(shù)模轉(zhuǎn)換電路 、 幅度調(diào)節(jié)電路 、 功率放大電路 、 時鐘電路 、 電源電路 、 鍵盤輸入電路 和 LED顯示電路 。 F P G A 芯 片時 鐘 電 路鍵 盤 輸 入電 源 電 路數(shù) 模 轉(zhuǎn) 換 功 率 放 大幅 度 調(diào) 節(jié)數(shù) 模 轉(zhuǎn) 換 功 率 放 大幅 度 調(diào) 節(jié)L E D 顯 示移 相 后 輸 出移 相 前 輸 出圖 31 系統(tǒng)硬件總體設(shè)計框圖 本系統(tǒng)設(shè)計主要以 Altera公司的 FPGA芯片為核心，結(jié)合數(shù)模轉(zhuǎn)換器、幅度調(diào)節(jié)電路及功率放大電路，實現(xiàn) DDS的數(shù)據(jù)處理，完成諧波信號的輸出，同時加上了一些外圍電路來完成數(shù)據(jù)的輸入、信息的顯示等功能。 FPGA 芯片 現(xiàn)場可編程邏輯器件 FPGA(Field Programmable Gates Array)是廣泛使用的超大規(guī)模和超高速的可編程邏輯器件，通過軟件實現(xiàn)硬件的功能，可反復(fù)擦除和編程，便于系統(tǒng)的維護(hù)和升級。這種可編程的內(nèi)部結(jié)構(gòu)使得人們在設(shè)計數(shù)字系統(tǒng)時。 Cyclone系列 FPGA器件基于 、 SRAM工藝制造，器件密度達(dá)到了 20200個邏輯單元，擁有 288K比特容量的片內(nèi) RAM，并提供了多個用來管理板級時鐘網(wǎng)絡(luò)的全功能鎖相環(huán)以及同工業(yè)標(biāo)準(zhǔn)外部存儲器件相連的專用 I/O接口。 Altrera公司還提供了新的低成本串行配置器件，用來對 Cyclone器件進(jìn)行配置。 表 31 列出了 Cyclone 系列器件的性能特點： 表 31 Cyclone 系列器件特性 特性 EP1C3 EP1C6 EP1C12 EP1C20 邏輯單元 2910 5980 12060 20200 M4K 外部選用容量為 4M的 EPCS4作為專用程序配置芯片 ， 全部的邏輯控制與信號處理均由該芯片獨立完成 ， 最高達(dá) 600MHz的主頻以及專用的電路設(shè)計，保證了系統(tǒng)實時性的要求。 xx 大學(xué)學(xué)士學(xué)位論文 17 圖 32 EP1C12Q240電路圖 數(shù)模 轉(zhuǎn)換電路 在 信號發(fā)生器 系統(tǒng)中， 數(shù)模 轉(zhuǎn)換器是至關(guān)重要的環(huán)節(jié)， 數(shù)模 轉(zhuǎn)換器的 精度將 直接影 響到系統(tǒng)的實用性 。本系統(tǒng)中選用 THS5651A數(shù)模轉(zhuǎn)換器。 xx 大學(xué)學(xué)士學(xué)位論文 18 圖 33 THS5651A引腳圖 THS5651A各引腳功能定義 如 表 32 所示 。 信號的放大電路由可控增益放大器 MAX439組成。 MAX439控制的增益倍數(shù)與其外圍電路有關(guān)，通過對電位器的調(diào)節(jié)可以實現(xiàn)對信號輸出幅度的調(diào)節(jié)。在這里， MAX439的輸入電 壓為 ，電壓放大后的最高值為 20V， MAX439的輸入電阻為 1K歐 ，由此可以計算得反饋電阻至少為 39K歐。具體的電路連接如圖 34 所示。設(shè)計指標(biāo)中要求該信號發(fā)生器的輸出功率達(dá)到 50W，然而幅度調(diào)節(jié)電路輸出的信號功率很小，不能滿足要求。由于本設(shè)計要實現(xiàn)的是輸出信號的 頻率在音頻頻率 20Hz—20KHz范圍內(nèi)，故采用音頻功率放大器 LM3886擔(dān)任功率放大的任務(wù)。它采用 11腳 TO220封裝，并具有輸入靜音功能。28V時，連續(xù)平均輸出功率 60W； 當(dāng) 負(fù)載 為 8? ，Vcc=177。35V時，連續(xù)平均 xx 大學(xué)學(xué)士學(xué)位論文 20 輸出功率 50W。 20Hz—20KHz內(nèi)，失真度 (THD+噪聲 )僅為 %。 ，優(yōu)于 92dB，本底噪聲電平 [14]。 諧波信號發(fā)生器功率放大模塊的電路原理圖如圖 35 所示。 R47為輸入信號幅度控制電阻。 C6：降低放大器在高頻端的增益帶寬，防止輸出晶體管的準(zhǔn)飽和振蕩。 R4 C7為自舉電路，用于控制放大器的增益。 R5 R5 C10組成負(fù)反饋網(wǎng)絡(luò)，適當(dāng)降低高頻增益，使得放大器頻響特性曲線平直。 R5 L4： 提供高頻高阻抗，電阻 R54可隔開較大的容性負(fù)載并降低由于容性負(fù)載造成的串聯(lián)諧振電路的Q值 。 CC12為電源旁路和濾波電容。由于 LM3886的輸出功率 較大，為了避免電路的管芯溫度過高而引起熱保護(hù)電路工作，在設(shè)計時采用了大功率散熱片來降低 LM3886的溫度。由于晶體自身的特性致使這兩個頻率的距離相當(dāng)接近，在這個極窄的頻率范圍內(nèi)，晶振等效為一個電感，所以只要晶振的兩端并聯(lián)上合適的電容它就會組成并聯(lián)諧振電路。 DDS的基準(zhǔn) 信號源決定于整個系統(tǒng)輸出的精確度和穩(wěn)定度，為保證輸出信號的精度和穩(wěn)定度，在本系統(tǒng)中采用了 TX2110作為 DDS的基準(zhǔn)信號源，溫度補(bǔ)償晶體不隨溫度的改變而改變，而且精度和穩(wěn)定度是非常高，抗干擾也是比較好，使得整個系統(tǒng)輸出的頻率精確穩(wěn) 定[15]。選用 TI公司的 TPS70302電源管理芯片來設(shè)計電源模塊，該芯片具有兩路可調(diào)電壓輸出 Voutl和 Vout2，調(diào)節(jié)范圍為 — ， Voutl 輸出電流為 1A, Vout2 輸出電流為 2A, EP1C12Q240需要 ， THS5651A用 5V電壓供電，因此該芯片可以滿足要求，電源模塊電路連接圖如圖 36 所示。 由于 EP1C12Q240的 I/O借口足夠多 ，所以鍵盤輸入的電路可以簡單化。 其中 Key1—Key8為控制頻率的按鍵， Key1—Key8是從低位到高位的控制鍵。 圖 37 鍵盤輸入的原理圖 xx 大學(xué)學(xué)士學(xué)位論文 23 LED 顯示電路 數(shù)碼管由 8個發(fā)光二極管構(gòu)成，通過不同的組合可用來顯示數(shù)字 0—字符A—F、 H、 L、 P、 R、 U、 Y、符號 “—”及小數(shù)點 “.”。共陽極數(shù)碼管的 8個發(fā)光二極管的陽極連接在一起，通常，公共陽極接高電平 (一般接電源 )，其它管腳接段驅(qū)動電路輸出端。共陰極數(shù)碼管的 8個發(fā)光二極管的陰 極連接在一起，通常，公共陰極接低電平 (一般接地 )，其它管腳接段驅(qū)動電路輸出端，當(dāng)某段驅(qū)動電路的輸出端為高電平時，則該端