【正文】 ......................................... 28 FPGA 的編輯及下載 ......................................................................................... 33 系統(tǒng)的測(cè)試 ....................................................................................................... 34 時(shí)序仿真 .................................................................................................... 34 嵌入式邏輯分析儀的使用 ........................................................................ 34 硬件的測(cè)試 ................................................................................................ 35 本章小結(jié) ........................................................................................................... 35 結(jié)論 .............................................................................................................................. 37 致謝 .............................................................................................................................. 38 參考文獻(xiàn) ...................................................................................................................... 39 附錄 A .......................................................................................................................... 41 附錄 B .......................................................................................................................... 46 附錄 C .......................................................................................................................... 51 xx 大學(xué)學(xué)士學(xué)位論文 1 第 1章 緒論 信號(hào)發(fā)生器技術(shù) 信號(hào)發(fā)生器作為一種常用的信號(hào)源，在現(xiàn)代通信領(lǐng)域和測(cè)量領(lǐng)域得到廣泛的應(yīng)用，例如：電子測(cè)量、產(chǎn)品檢修以及各種電類實(shí)驗(yàn)室等。 信號(hào)發(fā)生器是一種最悠久的測(cè)量?jī)x器，早在 20年代電子設(shè)備剛出現(xiàn)時(shí)它就產(chǎn)生了。同時(shí)還出現(xiàn)了可用來(lái)測(cè)量脈沖電路或用作脈沖調(diào)制器的脈沖信號(hào)發(fā)生器。直到 1964年才出現(xiàn)第一臺(tái)全晶體管的信號(hào)發(fā)生器。自從 70年代微處理器的出現(xiàn)以后，利用微處理器、模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器使信號(hào)發(fā)生器的功能擴(kuò)大，能夠產(chǎn)生比較復(fù)雜的波形。軟件控制波形的一個(gè)最大缺點(diǎn)就是輸出波形的頻率低，這主要是由 CPU的工作速度決定的，如果想提高頻率可以改進(jìn)軟件程序減少其執(zhí)行周期時(shí)間或提高 CPU的時(shí)鐘周期，但這些辦法是有限度的，根本的辦法還是要改進(jìn)硬件電路 [2]?？朔四M信號(hào)處理的諸多缺點(diǎn)，數(shù)字信號(hào)發(fā)生器隨之發(fā) 展起來(lái)，目前信號(hào)發(fā)生器的基礎(chǔ)就是直接數(shù)字合成技術(shù)，用高速存儲(chǔ)器做查詢表，通過(guò)數(shù)字形式存入的波形，由高速數(shù)模轉(zhuǎn)換器產(chǎn)生所需要的波形。而隨著單片機(jī)技術(shù)的成熟和 ARM(Advanced RISC Machines)處理器技術(shù)的發(fā)展，為數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)又多了一種實(shí)現(xiàn)方式。 第一種方式 是 采用微處理器加專用信號(hào)發(fā)生器芯片 (如： MAX03 AD9854等 )。該設(shè)計(jì)主要采用 ARM7TDMI處理器芯片 S3C4510B和 MAX038(高頻函數(shù)發(fā)生器 )芯片組成。這些問(wèn)題的產(chǎn)生主要是由 MAX038芯片引起的。以上存在的問(wèn)題都需解決。該方式即在一片 FPGA芯片中嵌入一個(gè)軟核處理器，再用 VHDL硬件描述語(yǔ)言設(shè)計(jì)出 DDS和必需的外圍電路，將其封裝成 IP核的形式，然后將其與軟核處理器一起集中在FPGA芯片中，實(shí)現(xiàn) SOPC片上可編程嵌入式系統(tǒng)。 頻率合成技術(shù) 頻率合成技術(shù)概述 頻率合成技術(shù)指的是由一個(gè)或者多個(gè)具有高穩(wěn)定度和高精確度的頻率參考源，通過(guò)在頻率域中的線性運(yùn) 算得到具有同樣穩(wěn)定度和精確度的大量的離散頻率的 技術(shù)。頻率合成信號(hào)發(fā)生器是 教學(xué)實(shí)驗(yàn)及各種電子測(cè)量技術(shù)中很重要的一種信號(hào)源，頻率合成器應(yīng)用范圍非常廣泛，特別是在通信系統(tǒng)、雷達(dá)系統(tǒng)中，頻率合成器起了極其重要的作用。頻率合成器的應(yīng)用范圍也越來(lái)越廣泛，對(duì)信號(hào)源的性能要求也越來(lái)越高，要求信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度及分辨率要高，以適應(yīng)各種高精度的測(cè)量，為了滿足這種高的要求，各國(guó)都在研制一 種 頻率合成信號(hào)源，這種信號(hào)源一般都是由一個(gè)高穩(wěn)定度和高準(zhǔn)確度的標(biāo)準(zhǔn)參考頻率源，采用鎖相技術(shù)產(chǎn)生千百萬(wàn)個(gè)具有同一穩(wěn)定度和準(zhǔn)確度的頻率信號(hào)源，為了達(dá)到高的分辨率往往要采用多個(gè)鎖相環(huán)和小數(shù)分頻技術(shù)。第一代是直接式模擬頻率合成器 ， 直接式模擬頻率合成器是最先出現(xiàn)的一種合成器類型的頻率信號(hào)源。直接模擬式合成是由一個(gè)高穩(wěn)定、高純度的晶體參考頻率源，通過(guò)倍頻器、分頻器、混頻器，對(duì)頻率進(jìn)行加、減、乘、除運(yùn)算，得到各種所需頻率。但頻率范圍受到限制，不能實(shí)現(xiàn)單片集成，并且輸出端的諧波、噪聲及寄生頻率難以控制，因此逐漸被后來(lái)的鎖相式頻率合成器、直接數(shù)字式頻率合成器所取代。主要由鑒相器、分頻器、壓控振蕩器和濾波器組成。因該技術(shù)具有相噪低，雜散抑制好，輸出頻率高，體積小，價(jià)格便宜等優(yōu)點(diǎn)至今仍在頻率合成領(lǐng)域占有重要地位。 第三代直接數(shù)字 頻率合成器 ， 隨著數(shù)字信號(hào)處理和微電子技術(shù)的發(fā)展，頻率合成領(lǐng)域在 70年代誕生了一種革命性的頻率合成技術(shù)，那就是直接數(shù)字頻率合成技術(shù) (DDS或 DDFS )，它的出現(xiàn)標(biāo)志著第三代頻率合成技術(shù)的出現(xiàn)。ierney和 DDS概念 ： 根據(jù)采樣定理，利用全數(shù)字的方法產(chǎn)生與頻率相對(duì)應(yīng)的線性正弦波相位系列，并將它轉(zhuǎn)化為幅度系列，再經(jīng) D/A轉(zhuǎn)換和低通濾波后得到所需要的特定頻率的模擬正弦波。 這些性能特點(diǎn)有些是直接模擬合成器和鎖相式頻率合成器所不具備的，使得直接頻率合成器在高速通信系統(tǒng)中得以廣泛應(yīng)用。國(guó)外由于對(duì)DDS 研究較早，產(chǎn)生了一系列性能優(yōu)越的單 DDS 芯片， 如 STANFORD TELCOMMUNICATION的 STEL系列單片產(chǎn)品 ； ADI公司的 AD系列等單片產(chǎn)品 ； QUALCOMM公司的 Q2230等系列 ； DDS技術(shù)也得到了廣泛的應(yīng)用，如HP8791型任意波形頻率合成器以 DDS為核心電路，它的輸出頻率范圍 —18GHz， 頻率分辨率為 ， 頻率轉(zhuǎn)換時(shí)間 小于 100ns，內(nèi)含調(diào)制電路，覆蓋帶寬 10MHz— 3GHz。 目前，國(guó)內(nèi)的 DDS設(shè)計(jì)都是基于 ROM查表實(shí)現(xiàn)的。 其中由于 ROM是存儲(chǔ)波形的模塊，其容量由相位輸入和幅度輸出的位寬大小決定。大容量的 ROM不但面積大，功耗大，不易大規(guī)模集成化，且 xx 大學(xué)學(xué)士學(xué)位論文 4 轉(zhuǎn)換速度也受到限制。一種選擇是 壓縮 ROM大小，另一種 選擇是用計(jì)算法取代 ROM，稱為 ROMLESS設(shè)計(jì)方法。 自從 DDS技術(shù)誕生以來(lái)，發(fā)達(dá)國(guó)家一直沒(méi)有放棄該技術(shù)及其應(yīng)用的研究，出現(xiàn)了一序列高性能的產(chǎn)品。特別是在 ROMLESS的 DDS設(shè)計(jì)。 FPGA 在 DDS 技術(shù)實(shí)現(xiàn) 近年來(lái)現(xiàn)場(chǎng)可編程門陣列 (FGPA)技術(shù)得到了迅速的發(fā)展和廣泛的應(yīng)用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用 FPGA實(shí)現(xiàn)某些專用數(shù)字集成電路得到了大家的關(guān)注，而基于 FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器則更具其優(yōu)點(diǎn)，有著靈活的接口和控制方式、較短的轉(zhuǎn)換時(shí)間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點(diǎn)，其也為設(shè)計(jì)者在此基礎(chǔ)之上實(shí)現(xiàn)電路集成提供了另一種方法 。 這里采用的是不同時(shí)鐘區(qū)域，單獨(dú)構(gòu)造原理圖功能模塊的方法 。 在整個(gè) DDS系統(tǒng)數(shù)字部分中，最關(guān)鍵的就是相位累加器的設(shè)計(jì) 。 在設(shè)計(jì)上可以把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從處理器傳過(guò)來(lái)的頻率控制字連續(xù)相加，產(chǎn)生有規(guī)律的相位地址碼 。 RAM塊通過(guò)高性能的輸入存儲(chǔ)模塊，這樣既節(jié)省了 FPGA中的邏輯單元，又利用 了 FPGA的只能用于生成存儲(chǔ)模塊的 RAM塊，并提高了性能。 目前的 FPGA技術(shù)得到了極大的擴(kuò)展，資源容量和工作頻率都有了很大的提高，市場(chǎng)中 Xilinx和 Altera公司的 FPGA芯片都是很好的選擇。設(shè)計(jì)中的 DDS電路采用 VHDL硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)，采用 VHDL語(yǔ)言設(shè)計(jì)的模塊以后可以方便的進(jìn)行修改、擴(kuò)展和移植到不同的 FPGA芯片中 [3]。在 FPGA中實(shí)現(xiàn) ROM表的資源是有限的，并且 ROM表的大小隨著地址位數(shù)和數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足采樣信號(hào)性能的前提條件下，如何減少資源的開銷就是一個(gè)重要的問(wèn)題。在用 FPGA設(shè)計(jì)的過(guò)程中，整個(gè)流程都采用系統(tǒng)時(shí)鐘 clk產(chǎn)生和控制，所以其各個(gè)部分的時(shí)序和同步性需要認(rèn)真對(duì)待，還有考慮到加法器以及乘法器等對(duì)資源的使用情況，進(jìn)位鏈或流水線技術(shù)都可以考慮進(jìn)行利用。采用 FPGA設(shè)計(jì)實(shí)現(xiàn)還具有相對(duì)較寬的帶寬、頻率轉(zhuǎn)換時(shí)間較短、相位連續(xù)變化、頻率分辨率高等優(yōu)點(diǎn)。 論文主要研究?jī)?nèi)容 本文主要的研究?jī)?nèi)容是設(shè)計(jì)一個(gè)基于 DDS 的數(shù)字移相信號(hào)發(fā)生器。 文中詳細(xì)的闡述了硬件電路的結(jié)構(gòu)以及功能。最后對(duì)設(shè)計(jì)結(jié)果進(jìn)行了測(cè)試 。 DDS 一般由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器及低通濾波器組成，其基本原理就是將波形數(shù)據(jù)先存儲(chǔ)起來(lái)，然后在頻率控制字 K 的作用下，通過(guò)相位累加器從存儲(chǔ)器中讀出波形數(shù)據(jù)，最后經(jīng)過(guò) 數(shù)模 轉(zhuǎn)換和低通濾波后輸出頻率合成。 DDS 的基本原理 直接數(shù)字頻率合成技術(shù)是從相位概念出發(fā)，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣 ，得到不同的相位，通過(guò)數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度，最后濾波平滑輸出所需頻率。 因?yàn)槭侵芷谛盘?hào)，所以正弦信號(hào)的相位值和幅度值之間具有一一對(duì)應(yīng)的關(guān)系。所以，對(duì)正弦信號(hào)沿相位軸方向等間隔取樣，就得到該信號(hào)的抽樣序列，并將取樣值用二進(jìn)制數(shù)表示。抽樣序列通過(guò)數(shù)模轉(zhuǎn)換器形成量化的正弦波，最 后通過(guò)濾波器平滑，生成標(biāo)準(zhǔn)的正弦波。框圖中的電路，除了濾波器外，全用數(shù)字集成電路實(shí)現(xiàn)，其中關(guān)鍵的問(wèn)題是使相位增量與參考時(shí)鐘精確地同步。 DDS 的數(shù)學(xué)模型可歸結(jié)為 ； 在每一個(gè)時(shí)鐘周期 cT 內(nèi)，頻率控制字K(Frequency Control Words)與 N比特相位累加器累加一次，并同時(shí)對(duì) N2 取模運(yùn)算，得到的和 (以 N位二進(jìn)制數(shù)表示 )作為相位值，以二 進(jìn)制代碼的形式去查詢正弦函數(shù)表 ROM，將相位信息轉(zhuǎn)變成相應(yīng)的數(shù)字量化正弦幅度值， ROM 輸出的數(shù)字正弦波序列再經(jīng)數(shù)模轉(zhuǎn)換器轉(zhuǎn)變?yōu)殡A梯模擬信號(hào)，最后通過(guò)低通濾波器平滑后得到一個(gè)純凈的正弦模擬信號(hào)?？梢钥闯?： 該相位累加器平均每 N2 /K個(gè)時(shí)鐘周期溢出一次 [4]。最小頻率分辨率是頻率控制字最低位為 “ 1” ，其余位均為 “ 0” 時(shí) DDS的輸出頻率，只要 N足夠大，即累加器有足夠的長(zhǎng)度，總能得到所需的頻率分辨率，實(shí)際使用中計(jì)算出的 K值很難為整數(shù)，因此不可避免地將會(huì)存在一定的頻率誤差 [5]。正弦查詢表中以二進(jìn)制數(shù)形式存入用系統(tǒng)時(shí)鐘對(duì)正弦信號(hào)進(jìn)行采樣所得的樣值點(diǎn)，可見只需改變查詢表內(nèi)容就可 實(shí)現(xiàn)不同的波形輸出。 模塊 NCO實(shí)現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形，其工作過(guò)程為： K； cf 的控制下，該頻率控制字累加至相位累加器生成實(shí)時(shí)數(shù)字相位值 ； 址 ROM轉(zhuǎn)換成正弦表中相應(yīng)的數(shù)字幅碼。 (PD) xx 大學(xué)學(xué)士學(xué)位論文 8 相位累加器是 DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。 相位累加器的基本結(jié)構(gòu)如圖 22 所示，它由一個(gè) Nbits加法器和一個(gè) Nbits寄存器構(gòu)成，寄存器通常采用 N個(gè) D觸發(fā)器來(lái)構(gòu)成。 可以看出， ROM的存儲(chǔ)量為 Mm?2 比特，其中 m為相位累加器的輸出位數(shù)， M為 ROM的輸出位數(shù)。雖然在一塊 DDS芯片中集成大的 ROM存儲(chǔ)量，可以提高輸出信號(hào)的精度和無(wú)雜散動(dòng)態(tài)范圍，但會(huì)使成本提高，功耗增大，且可靠性下降，所以就有了許多壓縮 ROM容量的方法。 (DAC) 數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬