【正文】 航空、軍事及國(guó)防等大型領(lǐng)域。 （3）隨著信息技術(shù)蓬勃發(fā)展，臺(tái)式儀器在走了一段下坡路之后，又重新繁榮起來(lái)。這些新一代臺(tái)式儀器具有多種特性，可以執(zhí)行多種功能。 國(guó)內(nèi)外波形發(fā)生器產(chǎn)品比較 早在 1978 年，由美國(guó) Wavetek 公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為 5MHz ，可以形成 256 點(diǎn)(存儲(chǔ)長(zhǎng)度)波形數(shù)據(jù)，垂直分辨率為 8bit，主要用于振動(dòng)、醫(yī)療、材料等領(lǐng)域的第一代高性能信號(hào)源，經(jīng)過(guò)將近 30年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。表 公司 Tektronix Tektronix 橫河電機(jī) Wavetek型號(hào) AG320 AWG710 AG5100 295最高采用頻率16MS/s 4GMS/s 1GMS/s 50MS/s通道數(shù) 2 2 2 4湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）4垂直分辨率 12bit 8bit 8bit 12bit存儲(chǔ)容量 64K 8M 8M 64K輸出電壓 10V 2V 15V 本課題在國(guó)內(nèi)外的研究現(xiàn)狀二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過(guò) GHz 的 DDS 芯片，同時(shí)也推動(dòng)了函數(shù)波形發(fā)生器的發(fā)展，2022 年，Agilent 的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達(dá)到 20M，2022 年的產(chǎn)品 N6030A 能夠產(chǎn)生高達(dá) 500MHz 的頻率，采樣的頻率可達(dá) 。 對(duì)目前而言，國(guó)外（美）研究和使用的信號(hào)發(fā)生器大多要求頻率在 10 HZ50MHZ，產(chǎn)6?生正弦、三角、鋸齒、方波、調(diào)幅、直流等波形，而國(guó)內(nèi)則對(duì)頻率在 5*10 HZ40MHZ，能3產(chǎn)生正選三角等基本波形已經(jīng)調(diào)幅、調(diào)頻、TTL 等的信號(hào)發(fā)生器需求大。因?yàn)橐螽a(chǎn)生兩路兩路信號(hào)，頻率和相位可調(diào)，且都要以數(shù)字的形式進(jìn)行控制和處理，所以在設(shè)計(jì)中將分別對(duì)部分電路提出幾種實(shí)現(xiàn)方案并進(jìn)行分析和論證。頻率合成有多種實(shí)現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等。實(shí)現(xiàn) DDS的三種技術(shù)方案 ：（1）采用高性能 DDS單片電路的解決方案 ：隨著微電子技術(shù)的飛速發(fā)展，目前市場(chǎng)上性能優(yōu)良的 DDS產(chǎn)品不斷推出，主要有Qualm、AD、Sciteg 和 Stanforc等公司單片電路（monolithic） 。AD 公司的 DDS系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。 AD9850是 AD公司采用先進(jìn)的 DDS技術(shù)，1996 年推出的高集成度 DDS頻率合成器，它內(nèi)部包括可編程 DDS系統(tǒng)、高性能 DAC及高速比較器，能實(shí)現(xiàn)全數(shù)字編程控制的頻率合成器和時(shí)鐘發(fā)生器。此正弦波可直接用作頻率信號(hào)源或轉(zhuǎn)換成方波用作時(shí)鐘輸出。32 位頻率控制字，在 125MHZ時(shí)鐘下，輸出頻率分辨率達(dá) 。擴(kuò)展工業(yè)級(jí)溫度范圍為40～+85 攝氏度，其封裝是 28引腳的 SSOP表面封裝。DAC 輸出兩個(gè)互補(bǔ)的模擬電流，接到濾波器上。（2）采用低頻正弦波 DDS單片電路的解決方案： Micro Linear公司的電源管理事業(yè)部推出低頻正弦波 DDS單片電路 ML2035以其價(jià)格低湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）6廉、使用簡(jiǎn)單得到廣泛應(yīng)用。 ML2035為 DIP8封裝，各引腳功能如下： (1)Vss：5V 電源； (2)SCK：串行時(shí)鐘輸入，在上升沿將串行數(shù)據(jù)鎖入 16位移位寄存器； (3)SID：串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定 6腳輸出的頻率； (4)LATI：串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入 16位數(shù)據(jù)鎖存器； (5)VCC：+5V 電源； (6)VOUT：模擬信號(hào)輸出； (7)GND：公共地，輸入、輸出均以此點(diǎn)作為參考點(diǎn)； (8)CLK IN：時(shí)鐘輸入，可外接時(shí)鐘或石英晶體。如用 2片 ML2035產(chǎn)生多頻互控信號(hào)，并與 AMS3104(多頻接收芯片)或 ML2031/2032(音頻檢波器)配合，制作通信系統(tǒng)中的收發(fā)電路等。 （3）自行設(shè)計(jì)的基于 FPGA芯片的解決方案： DDS技術(shù)的實(shí)現(xiàn)依賴(lài)于高速、高性能的數(shù)字器件。Altera 是著名的 PLD生產(chǎn)廠商，多年來(lái)一直占據(jù)著行業(yè)領(lǐng)先的地位。Altera 的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為Classic系列、MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、APEX(Advanced Logic Element Matrix)系列、 ACEX系列、Stratix 系列以及 Cyclone等 [15]。而利用 FPGA則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）7 移相方案 要實(shí)現(xiàn)兩路信號(hào)具有確定的相位差，采用數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。 數(shù)字移相主要有兩種形式：一種是先將正弦波信號(hào)數(shù)字化，并形成一張數(shù)據(jù)表存入 ROM芯片中，此后可通過(guò)兩片 D／A 轉(zhuǎn)換芯片在單片機(jī)的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路正弦波信號(hào)，當(dāng)兩片 D／A 轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時(shí)，則轉(zhuǎn)換所得到的兩路正弦波信號(hào)就存在著相位差。這種處理方式的實(shí)質(zhì)是將數(shù)據(jù)地址的偏移量映射為信號(hào)間的相位值。以延時(shí)的長(zhǎng)短來(lái)決定兩信號(hào)間的相位值。綜合各方面考慮本設(shè)計(jì)采用前一種方式，具體調(diào)整方法如下：可預(yù)置計(jì)數(shù)器的初值不同，從 ROM中讀出周期信號(hào)函數(shù)采樣信號(hào)時(shí)的起始地址就不同，對(duì)應(yīng)的信號(hào)相位也就不同。 存儲(chǔ)器方案（1）波形表存儲(chǔ)器因?yàn)楸驹O(shè)計(jì)是采用 FPGA實(shí)現(xiàn) DDS的功能，所以使用 FPGA作為數(shù)據(jù)轉(zhuǎn)換的橋梁，將波形數(shù)據(jù)存儲(chǔ)到其內(nèi)部的 RAM中，并由 DDS系統(tǒng)產(chǎn)生波形輸出。波形表存儲(chǔ)器ROM有三種方法實(shí)現(xiàn)?？刹捎貌⑿袃善?32K的 EEPROM存儲(chǔ)器 AT28C256，共 16位位寬，可以實(shí)現(xiàn) 12位波形表存儲(chǔ)，150ns 讀取速度完全滿(mǎn)足 20KHZ的工作頻率。然后由單片機(jī)根據(jù)鍵盤(pán)輸入的不同要求，對(duì)各點(diǎn)數(shù)據(jù)乘相應(yīng)系數(shù)并疊加，再將所得到的新數(shù)據(jù)存儲(chǔ)在 RAM中，此時(shí)便得到了所需要的波形數(shù)據(jù)表。方法三：利用 Altera公司的含于 EAB器件中的兆功能模塊 LPM_ROM，通過(guò) VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)。在選用 FPGA芯片時(shí)，本設(shè)計(jì)選用的是 Altera公司的 FLEX10K系列芯片 EPF10K10LC84_4, 有 LPM_ROM模塊，因此 ROM選用第三種方法。半導(dǎo)體存儲(chǔ)器可分為三類(lèi):只讀存儲(chǔ)器(ROM、PROM、EPROM)，隨機(jī)存儲(chǔ)器（SRAM、DRAM） ，不揮發(fā)性讀寫(xiě)存儲(chǔ)器（EEPROM、NOVRAM） 。方案一：采用 SRAM（6264：8KRAM）和 EEPROM（2817：2KROM） ，通過(guò)總線(xiàn)隔離的辦法實(shí)現(xiàn)，既能通過(guò) CPU改變存儲(chǔ)器數(shù)據(jù)，又能通過(guò)相位累加實(shí)現(xiàn)讀取波形存儲(chǔ)器數(shù)據(jù)的功能。雙口 RAM有左右兩套相同的 I/O口，即兩套數(shù)據(jù)總線(xiàn)，分別有兩套地址、控制總線(xiàn)，并有一套競(jìng)爭(zhēng)仲裁電路。 對(duì)比上述兩種方案，方案一的硬件電路雖較復(fù)雜，但設(shè)計(jì)簡(jiǎn)單，成本低，容量大，故采用此方案。BCD 乘法器 14527接成加法級(jí)聯(lián)方式，輸入頻率由晶振提供，級(jí)聯(lián)輸出頻率為： （）1054103210 kkkf ?????式中 KKKKK5 為 BCD乘法器置數(shù)。此方案硬件接線(xiàn)復(fù)雜，頻帶不易拓寬。由單片機(jī)控制步長(zhǎng)即可控制尋址頻率，而相移也可方便地由單片機(jī)控制相位累加器的初始值來(lái)設(shè)定。 模塊結(jié)構(gòu)劃分本次設(shè)計(jì)所研究的就是對(duì)所需要的某種波形輸出對(duì)應(yīng)的數(shù)字信號(hào)，在通過(guò) D/A轉(zhuǎn)換器和單片機(jī)部分的轉(zhuǎn)換輸出一組連續(xù)變化的 0~5V的電壓脈沖值。在設(shè)計(jì)時(shí)分塊來(lái)做，按照波形設(shè)定，D/A 轉(zhuǎn)換，51 單片機(jī)連接，鍵盤(pán)控制和顯示五個(gè)模塊的設(shè)計(jì)。從而簡(jiǎn)化人機(jī)交互的問(wèn)題，具體設(shè)計(jì)模塊如圖湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）9模塊介紹：：對(duì)任意波形的手動(dòng)設(shè)定：主要選用 DAC0832來(lái)把數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，在送入單片機(jī)進(jìn)行處理?？紤]單片機(jī)部分（有最小系統(tǒng)，D/A 轉(zhuǎn)換，鍵盤(pán)接口，擴(kuò)展部分顯示等部分）的功耗大小，機(jī)器體積小，價(jià)格便宜，耗電少，頻率適中，便于攜帶。它是由參考時(shí)鐘、相位累加器、正弦查詢(xún)表和 D／A 轉(zhuǎn)換器組成，如圖 。每來(lái)一個(gè)時(shí)鐘脈沖 Fc，N 位加法器將頻率控制數(shù)據(jù) K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果 Y送至累加寄存器的輸入端。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）10相位到幅值轉(zhuǎn)換。圖 相位累加器原理框圖由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位。相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢(xún)表中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率(由參考時(shí)鐘頻率決定)不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。由采樣原理可知，如果使用兩個(gè)相同的頻率合成器，并使其參考時(shí)鐘相同，同時(shí)設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就可以實(shí)現(xiàn)輸出兩路具有一定相位差的同頻信號(hào)。其基本環(huán)節(jié)由計(jì)數(shù)器（Counter） 、只讀存儲(chǔ)器（EPROM） 、數(shù)模轉(zhuǎn)換器（MDAC）和濾波器等組成(同 DDS原理)[11]。在時(shí)鐘脈沖 fc的控制下，對(duì)輸入頻率控制字 K進(jìn)行累加，累加滿(mǎn)量時(shí)產(chǎn)生溢出。相位累加器位數(shù)為 N，最大輸出為 2 1，對(duì)應(yīng)于 2 的相位，累加一次就輸出一個(gè)相應(yīng)N?的相位碼，通過(guò)查表得到正弦信號(hào)的幅度，然后經(jīng) D/A轉(zhuǎn)換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。圖 FPGA實(shí)現(xiàn)的 DDS原理框圖 移相原理所謂移相是指兩路同頻的信號(hào)，以其中的一路為參考，另一路相對(duì)于該參考作超前或滯后的移動(dòng)，即稱(chēng)為相位的移動(dòng)。若我們將一個(gè)信號(hào)周期看作是 360176?！?60176。例如在圖 ，以 A信號(hào)為參考，B 信號(hào)相對(duì)于 A信號(hào)作滯后移相 φ176。或稱(chēng) B滯后 Aφ176。這個(gè)相移會(huì)導(dǎo)致輸出信號(hào)之間產(chǎn)生與之成比例的相移。另外，參考時(shí)鐘上升／下降沿的抖動(dòng)應(yīng)盡可能小，并且時(shí)間應(yīng)盡可能短，因?yàn)椴煌l率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時(shí)鐘的上升／下降沿時(shí)間太長(zhǎng)會(huì)增加輸出信號(hào)的相位誤差。頻率合成器有兩種更新時(shí)鐘產(chǎn)生方式，一種由 FPGA內(nèi)部自動(dòng)產(chǎn)生，另一種由外部提供。圖 參考時(shí)鐘與更新時(shí)鐘之間的時(shí)序關(guān)系圖更新時(shí)鐘的上升沿必須在參考時(shí)鐘的下降沿 (圖 )產(chǎn)生，這樣可以使兩個(gè)頻率合成器工作在相同的系統(tǒng)時(shí)鐘(參考時(shí)鐘乘以一定倍數(shù))下，且它們的系統(tǒng)時(shí)鐘脈沖數(shù)相差不能超過(guò) 1個(gè)脈沖。因?yàn)?DDS芯片的相位輸出是連續(xù)的，所示復(fù)位信號(hào)可使兩個(gè)頻率合成器的相位累加器復(fù)位到COS(0)狀態(tài)。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）14第三章 電路設(shè)計(jì) 基于 FPGA設(shè)計(jì) DDS電路的設(shè)計(jì)FPGA設(shè)計(jì)的 DDS系統(tǒng)主要由相位累加器及相位/幅度轉(zhuǎn)換電路組成。另外采用 VHDL硬件描述語(yǔ)言實(shí)現(xiàn)整個(gè) DDS電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同 FPGA器件之間實(shí)現(xiàn)移植。在 FPGA中常用的編程工藝有反熔絲和 SRAM兩類(lèi)。FLEX10K是 Altera公司 1995年推出的產(chǎn)品系列，它集合了可編程器件的靈活性，采用 SRAM 工藝制造，器件規(guī)模從 10000門(mén)到 250000門(mén)，系統(tǒng)時(shí)鐘可以達(dá)到204MHZ，兼容 66MHZ，64 bit PIC，采用獨(dú)特的嵌入式陣列和邏輯陣列的邏輯實(shí)現(xiàn)結(jié)構(gòu)，同一系列相同封裝的芯片在管腳上滿(mǎn)足兼容。并由 Altera公司的 MAX plusⅡ開(kāi)發(fā)系列提供軟件支持。EPF10K10LC844 的主要參數(shù)如表 ：表 邏輯門(mén)數(shù)I/O門(mén)數(shù) 電源 V速度等級(jí)/ns邏輯單元RAM /bit參數(shù) 10000 84 4 576 6144其 5V外部電源和 TTL、CMOS 電平兼，豐富的寄存器資源和 I/O口，40MHZ 的工作頻率滿(mǎn)足基準(zhǔn)時(shí)鐘 10MHZ的要求，其優(yōu)良的特性完全可以實(shí)現(xiàn) DDS芯片的功能。小的累加器可以利用 FLEX器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。另一種提高速度的辦法是采用流水線(xiàn)技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來(lái)提高系統(tǒng)的數(shù)據(jù)吞吐率。綜合考慮后，相位累加器采用流水線(xiàn)技術(shù)來(lái)實(shí)現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。為了進(jìn)一步提高速度，在設(shè)計(jì)相位累加器模塊和加法器模塊時(shí)并沒(méi)有采用 FPGA單元庫(kù)中16～32 位加法器，盡管它們可以很容易地實(shí)現(xiàn)高達(dá) 32位的相位累加器，但當(dāng)工作頻率較高時(shí)，它們較大的延時(shí)不能滿(mǎn)足速度要求，故不可取。采用流水線(xiàn)技術(shù)可以大大提高系統(tǒng)的工作速度。該電路通常采用 ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過(guò)取它的若干位作為 ROM的地址輸入，而后通過(guò)查表和運(yùn)算，ROM 就能輸出所需波形的量化數(shù)據(jù)。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱(chēng)性和算術(shù)關(guān)系來(lái)減少 EAB的開(kāi)銷(xiāo)。由于本設(shè)計(jì)只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于 x=π 直線(xiàn)成奇對(duì)稱(chēng)，基于此可以將 ROM表減至原來(lái)的 1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π/2，0）成偶對(duì)稱(chēng)，進(jìn)一步將 ROM表減至最初的 1/4，因此通過(guò)一個(gè)正弦碼表的前 1/4周期