【正文】 010 0 011 1 100 0 101 1 110 1 111 0 A0 A1 A2 ST C ST B ST A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 圖解 74LS138 15 1 2 3 4 5 6 amp。 試用 74LS138 譯碼器構(gòu)成 8 線輸出數(shù)據(jù)分配器，要求將一路數(shù)據(jù) D，分時通過 8 個通道原碼輸出。 畫出用半加器構(gòu)成全加器的邏輯電路圖。 試選擇 MSI 器件，設(shè)計一個將余三碼轉(zhuǎn)換成 8421 碼的電路。 圖解 Σ HA C0 Σ HA C0 ≥ 1 Ai Bi Ci1 S Ci 圖解 CO CO 21 由于余三碼與 8421 BCD 碼總是相差 0011。 [方法 1]用 全加器實現(xiàn) (2) 寫出邏輯關(guān)系式 L3L2L1L0=A3A2A1A0－ 0011 由于沒有學(xué)過 4 位全減器，需要把上式改成加法，由于減去一個二進制正數(shù)等于加上一個它的補碼（按位求反再加 1）， 0011 的補碼是 1101。將 4 位二進制全加器 74LS283 的一組輸入端 A3~A0 接余三碼輸入，另一組輸入端 B3~B0 接二進制數(shù) 1101，則輸出 S3~S0 即為 8421 BCD 碼。 由于“減去 一個二進制正數(shù)等于加上一個它的補碼”這部分內(nèi)容教材里不一定介紹。 [方法 2]用譯碼器實現(xiàn) (2) 寫出邏輯關(guān)系式 由于余三碼與 8421 碼對應(yīng)關(guān)系見表解 。 試用 38 線譯碼器 74LS138 和若干與非門設(shè)計一個 1 位全加器。 [解 ] (1) 寫全加器最小項和式 7421 mmmmABCS ???? 7653)( mmmmBAABCC ???? 表解 A3 A2 A1 A0 L 3 L 2 L 1 L 0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 圖解 A0 A1 A2 A3 B0 B1 B2 B3 74283 S0 S1 S2 S3 CI CO L0 L1 L2 L3 A0 A1 A2 A3 VCC 22 (2) 畫邏輯電路圖 將全加器的輸出函數(shù)與譯碼器邏輯式比較，如令 A2A1A0=CBA，則 7421 YYYYS ? 7653 YYYYC? 譯碼器的對應(yīng) 輸出端與 1 片雙 4 輸入的 與非 門7420 連接，即可實現(xiàn) 1 位的全加器功能。 用 比較器或加法器設(shè)計如下功能電路：當輸入為四位二進制數(shù) N， N≥ 1010時，輸出 L=1，其余情況下 L=0。電路見圖解 (a)。電路見圖解 (b)。 [解 ] (1) 設(shè)邏輯變量 根據(jù)題意，設(shè)輸入邏輯變量為 X3X2X1X0，輸出邏輯變量為 L。 圖解 0 1 1 0 0 L (b) MC14585 A1 A2 A3A4 B1 B2 B3 B4 F1 F2 F3 F4 CI CO N3 N2 N1 N0 N3 N2 N1 N0 1 0 1 0 1 1 0 L A0 A1 A2 A3 B0 B1 B2 B3 IAB IA=B IAB YAB YA=B YAB (a) 圖解 A2 Y0 A1 Y1 A0 Y2 Y3 Y4 ST A Y5 ST B Y6 ST C Y7 C B A amp。 23 (2) 設(shè)計電路 [方法 1] 選用 1 個輸出為低電平有效的 416 線譯碼器 74154 實現(xiàn)電路，將 L 寫為如下形式 ?? )14,13,11,8,7,4,2,1(mL 令 A3A2A1 A0 = X3X2X1X0，將上式中最小項對應(yīng)的輸出接一個 8 輸入與非門 74LS30的輸入端，在 74LS30 的輸出即可得到 L（圖略） 。 將函數(shù) L 寫為如下形式 2 1 3 2 1 03 0 1 0 3 23 2 1 0 22 1 0 3 3 1 0103 2 0 3 2 1( ) ( ) ( )( ) ( ) ( )( ) ( )L X X X X X X X X X X X XX X X X X X X X X X X XX X X X X X X X? ? ?? ? ??? 令 A2A1A0 = X2X1X0， D0=D3=D5=D6=X3， D1=D2=D4=D7= 3X ， 則 L=Y。 已知函數(shù) F(D,C,B,A)= ? )15,12,10,8,7,5,2(m 試用以下功能組件實現(xiàn)該邏輯函數(shù)的電路，（自行選擇器件型號，可增加少量門電路）。 [解 ] (1) 用一個 16 選 1 MUX 74LS150 實現(xiàn)電路，可令 A3A2A1A0=DCBA，令D2=D5=D7= D8=D10=D12=D15=1，其它 Di 接 0，輸出即為 F。 試選擇如下器件設(shè)計一個邏輯電路，當 X2X1X05 時，電路輸出為 1，否則輸出為 0。 [解 ]根據(jù)題目要求寫出邏輯真值表如表題 。 (2) 用 4 位加法器 74LS83 實現(xiàn)電路 令 A3A2A1A0=0X2X1X0， B3B2B1B0=1010， 則 CO =L。 由于 8 選 1MUX 輸出 ?? )7,6(mL ，可令 A2A1A0=X2X1X0、 D6=D7= D0~D5=0 即可。 (4) 用輸出為低電平有效的 38 線譯碼器 74LS138 實現(xiàn) 由于 76)7,6( mmmL ??? ? ，可令 A2A1A0= X2X1X0，將對應(yīng)的 m m7 輸出接 一雙輸入與非門 7400 即可。 [解 ] (1) 規(guī)定邏輯變量 將 8421 BCD 碼作為輸入，用 X3X2X1X0 表示，設(shè)邏輯電路輸出 L 滿足檢測條件為 1，不滿足檢測條件為 0。 表題 X3 X2 X1 X0 L 3 L 2 L1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 101 100 100 110 111 110 110 010 011 011 25 將 L L L3 的邏輯表達式 分別寫出： ??????)6,5,4,3,2,1,0()9,8,7,6,5,4,3()8,4,0(321mLmLmL (3) 選擇 MSI 完成設(shè)計 本題為多輸入多輸出邏輯電路，選擇譯碼器實現(xiàn)最為簡單。 某建筑物的自動電梯系統(tǒng)有五個電梯，其中三個是主電梯，兩個備用電梯。現(xiàn)需設(shè)計一個監(jiān)控主電梯的邏輯電路，當任何兩個主電梯運行時，產(chǎn)生一個信號 (L1)，通知備用電梯準備運行；當三個主電梯都在 運行時，則產(chǎn)生另一個信號 (L2)，使備用電梯主電源接通，處于可運行狀態(tài)。 設(shè)主電梯為 C、 B、 A，運行時為 1，不運行時為 0；備用電梯準備運行或電源接通時， L1 或 L2 為 1，否則為 0。 (3) 設(shè)計電路 注意到邏輯函數(shù) L1 剛好是全加器 CI 端輸出的邏輯函數(shù)式，邏輯函數(shù) L2 可由 3 輸入與門實現(xiàn)。 用 8 選 1 MUX 或 38 譯碼器和 1 個與非門也能 實現(xiàn)本題的L1，但顯然比較復(fù)雜。 表解 C B A L1 L2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 00 00 00 10 00 10 10 1 1 L2 圖解 amp。 up_down : IN BIT。 D : IN INTEGER RANGE 0 TO 255。 END counter。 VARIABLE direction : INTEGER。139。 ELSE direction := 1。 IF (clk39。139。039。 ELSE t := t + direction。 END IF。 END PROCESS。 [解 ] 這部分 VHDL 程序結(jié)構(gòu)體是行為描述，實現(xiàn)了可逆計數(shù)器的邏輯功能。 LIBRARY ieee； USE ； ENTITY alarm IS 27 PORT( smoke, door, water： IN STA_LOGIC； alarm_en ： IN STA_LOGIC； fire_alarm, burg_alarm, water_alarm： OUT STA_LOGIC )； END alarm ； ARCHITECTURE alarm_arc OF alarm IS SIGNAL i1, i2, i3： BIT； COMPONENT nor2 PORT（ x， y： in Bit； z： OUT BIT）； END COMPONENT。 BEGIN U0： INV PORT MAP (water， I1)； U1： INV PORT MAP (smoke， I2)； U2： INV PORT MAP (door， I3)； U3： NOR2 PORT MAP (i1， alarm_en， water_alarm)； U4： NOR2 PORT MAP (i2， alarm_en， smoke_alarm)； U5： NOR2 PORT MAP (i3， alarm_en， burg_alarm)； END alarm_arc； [解 ] 這部分 VHDL 程序?qū)崿F(xiàn)了房間內(nèi)的水，煙，房門的報警功能。若 alarm_en 處于高電平，則無論有否報警信號，三個輸出始終為“ 0”，即不允許報警工作狀態(tài)。 試 VHDL 語言描述本章的半加器、全加器、比較器、譯碼器、多路選擇器等器件的邏輯功能。 begin indate = a amp。 process(indate) begin case indate is when ”00” = sc = “00”。 when “10” = sc = ”10”。 end case。 end func。 begin indate = a amp。 ci_1。 when “001” = sc = ”10”。 when “011” = sc = ”01”。 when “101” = sc = ”01”。 when “111” = sc = ”11”。 end process。 29 比較器參考程序如下 entity pare is port ( a,b:in bit。 end pare。 ponent xr2 port (x,y:in bit。 end ponent。z:out bit) end ponent。 u1:inv port map(I,c)。 譯碼器參考程序如下 ARCHITECTURE rt1 OF decoder3_8 IS SIGNAL indate: STD_LOGIC_VECTOR(2 DOWNTO 0)。 A1 amp。 PROCESS(indate, STA,STB,STC) BEGIN IF (STA=39。 AND STB=39。 AND STC=39。) THEN CASE indate IS WHEN 000 = Y = 11111110。 WHEN 010 = Y = 11111011。 WHEN 100 = Y = 11101111。 WHEN 110 = Y = 1011111