eda基于vhdl語(yǔ)言的出租車計(jì)價(jià)器課程設(shè)計(jì)-閱讀頁(yè)
2024-09-21 17:04本頁(yè)面
【正文】 6]，如圖 所示。開(kāi)始計(jì)費(fèi)時(shí)，計(jì)費(fèi)為 03，計(jì)程為 00。 三、控制模塊 控制模塊如圖 所示： 圖 控制模塊 控制模塊部分用于計(jì)程計(jì)費(fèi)模塊的結(jié)合和銜接。具體程序代碼見(jiàn)附錄 top 部分。其中計(jì)費(fèi)數(shù)據(jù)送入顯示譯碼模塊進(jìn)行譯碼，最后送至十元、元為單位對(duì)應(yīng)的數(shù)碼管上顯示，最大顯示為 99 元；計(jì)程數(shù)據(jù)送入顯示譯碼模塊進(jìn)行譯碼，最后送至以公里為單位的數(shù)碼管上顯示，最大顯示為 99 公里。當(dāng)暫停信號(hào) (Pause)為 1 時(shí)，計(jì)程停止，按每 20秒 1 元計(jì)費(fèi)，當(dāng)停止信號(hào) (Stop)時(shí)為 1 時(shí)，計(jì)程計(jì)費(fèi)清零。 二、總體仿真 圖 總體仿真結(jié)果 總體仿真如圖 所示，當(dāng) Start 產(chǎn)生一個(gè)高脈沖后，計(jì)程計(jì)費(fèi)開(kāi)始， clk 為基本輸入時(shí)鐘即基本車速， Clk1kHz 為數(shù)碼管位掃描脈沖，即配合 Scan 對(duì)計(jì)程計(jì)費(fèi)各位逐位顯示。具體程序代碼見(jiàn)附錄程序Display 部分。 操作運(yùn)行實(shí)驗(yàn)結(jié)果完全符合要求。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)，停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目。若停止清零，等待下一次計(jì)費(fèi)的開(kāi)始。本設(shè)計(jì)由于時(shí)間有限和經(jīng)驗(yàn)的欠缺，不足之處還望老師予以指正。 VHDL 硬件描述語(yǔ)言打破了硬件和軟件設(shè)計(jì)人員之間互不干涉的界限，可以使用語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計(jì)數(shù)字電路硬件系統(tǒng)。 本次的課程設(shè)計(jì)將各個(gè)單一的模塊實(shí)現(xiàn)其功能后，學(xué)會(huì)通過(guò)原理圖或頂層文件把各模塊連接，從而實(shí)現(xiàn)對(duì)出租車自動(dòng)計(jì)費(fèi)。在課設(shè)過(guò)程中，遇到了不少問(wèn)題，數(shù)碼管無(wú)法正常顯示，計(jì)費(fèi)不按要求等。課設(shè)考驗(yàn)的是思維邏輯能力，對(duì)知識(shí)的靈活應(yīng)用，當(dāng)然，合作精神是不可或缺的。 在設(shè)計(jì)程序時(shí)，不能妄想一次就將整個(gè)程序設(shè)計(jì)好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計(jì)的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個(gè)程序的完美與否不僅僅是實(shí)現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計(jì)課程過(guò)程中遇到問(wèn)題是很正常的，但應(yīng)該將每次遇到的問(wèn)題記錄下來(lái)，并分析清楚，以免下次再碰到同樣的問(wèn)題。發(fā)現(xiàn)、提出、分析、解決問(wèn)題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中。同時(shí)各科相關(guān)的課程都有了全面的復(fù)習(xí)，獨(dú)立思考的能力也有了提高。 不經(jīng)意間 ,這段時(shí)間的課程設(shè)計(jì)已經(jīng)接近尾聲。自己在動(dòng)手之前一定要先有一個(gè)總體的設(shè)計(jì)，總的框架圖，這樣在設(shè)計(jì)中不至于手忙腳亂的或者丟三落四。在此感謝對(duì)我?guī)椭^(guò)的同學(xué)們，謝謝你們對(duì)我的幫助和支持，讓我感受到同學(xué)的友誼。而您開(kāi)朗的個(gè)性和寬容的態(tài)度，幫助我能夠很順利的完成了這次課程設(shè)計(jì)。 use 。 use 。 start:IN STD_LOGIC。 pause:IN STD_LOGIC。 scan:out std_logic_vector(3 downto 0)。 end top。 start:IN STD_LOGIC。 pause:IN STD_LOGIC。 distance:OUT INTEGER RANGE 0 TO 29 )。 ponent decoder port(clk1khz:in std_logic。 distance_in: in integer range 0 to 29。 seg7: out std_logic_vector(6 downto 0) )。 signal money1:integer range 0 to 29。 begin u1:taxi port map(clk,start,stop,pause,money1,distance1)。 end ttt。 use 。 entity taxi is PORT(clk:IN STD_LOGIC。 stop:IN STD_LOGIC。 money:OUT INTEGER RANGE 0 TO 29。 end。 VARIABLE distance_reg:INTEGER RANGE 0 TO 29。 VARIABLE time1:INTEGER RANGE 0 TO 20。139。 distance_reg:=0。 ELSIF start=39。THEN money_reg:=3。 num:=0。EVENT AND clk=39。THEN IF pause=39。 THEN IF time1=20 THEN time1:=0。 ELSE time1:=time1+1。 ELSIF start=39。AND pause=39。AND stop=39。THEN time1:=0。 distance_reg:=distance_reg+1。 END IF。 END IF。 END IF。 distance=distance_reg。 END。 use 。 entity decoder is port(clk1khz:in std_logic。 distance_in: in integer range 0 to 29。 seg7: out std_logic_vector(6 downto 0) )。 architecture one of decoder is signal data:std_logic_vector(3 downto 0)。 哈爾濱遠(yuǎn)東理工學(xué)院 21 signal d_one,d_ten:std_logic_vector(3 downto 0)。 variable b1_a,b1_b:std_logic_vector(3 downto 0)。event and clk1khz=39。 then if b1money_in then if b1_a=9 and b1_b=9 then b1_a:=0000。 b1:=0。 b1_b:=b1_b+1。 else b1_a:=b1_a+1。 end if。 m_ten=b1_b。 b1_b:=0000。 end if。 end process。 variable b2_a,b2_b:std_logic_vector(3 downto 0)。event and clk1khz=39。 then if b2distance_in then if b2_a=9 and b2_b=9 then b2_a:=0000。 b2:=0。 b2_b:=b2_b+1。 else b2_a:=b2_a+1。 end if。 d_ten=b2_b。 b2_b:=0000。 end if。 end process。 哈爾濱遠(yuǎn)東理工學(xué)院 23 begin if clk1khz39。139。 end if。scan=1110。scan=1101。scan=1011。scan=0111。 end process。 when0001=seg7=1001111。 when0011=seg7=0000110。 when0101=seg7=0100100。 when0111=seg7=0001111。 when1001=seg7=0000100。 end case。 end
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