eda基于vhdl語(yǔ)言的出租車(chē)計(jì)價(jià)器課程設(shè)計(jì)(參考版)
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【正文】 。 end process。 when others=seg7=1111111。 when1000=seg7=0000000。 when0110=seg7=0100000。 when0100=seg7=1001100。 when0010=seg7=0010010。 process(data) begin case data is when0000=seg7=0000001。 end case。 when11=data=d_ten。 when10=data=d_one。 when01=data=m_ten。 case t is when00=data=m_one。then t:=t+1。event and clk1khz=39。 process(clk1khz,m_one,m_ten,d_one,d_ten) variable t:std_logic_vector(1 downto 0)。 end if。 b2:=0。 elsif b2distance_in then b2_a:=0000。 elsif b2=distance_in then d_one=b2_a。 b2:=b2+1。 b2:=b2+1。 elsif b2_a=9 then b2_a:=0000。 b2_b:=0000。139。 begin if clk1khz39。 哈爾濱遠(yuǎn)東理工學(xué)院 22 process(clk1khz,distance_in) variable b2:integer range 0 to 29。 end if。 b1:=0。 elsif b1money_in then b1_a:=0000。 elsif b1=money_in then m_one=b1_a。 b1:=b1+1。 b1:=b1+1。 elsif b1_a=9 then b1_a:=0000。 b1_b:=0000。139。 begin if clk1khz39。 begin process(clk1khz,money_in) variable b1:integer range 0 to 29。 signal m_one,m_ten:std_logic_vector(3 downto 0)。 end。 scan:out std_logic_vector(3 downto 0)。 money_in:in integer range 0 to 29。 use 。 三、 display 顯示模塊 library ieee。 END PROCESS。 money=money_reg。 END IF。 ELSE num:=num+1。 IF distance_reg3 THEN 哈爾濱遠(yuǎn)東理工學(xué)院 20 money_reg:= money_reg+2。 IF num =9 THEN num:=0。039。039。039。 END IF。 money_reg:=money_reg+1。139。139。 ELSIF clk39。 distance_reg:=0。139。 num:=0。THEN money_reg:=0。 BEGIN IF stop=39。 VARIABLE num:INTEGER RANGE 0 TO 9。 哈爾濱遠(yuǎn)東理工學(xué)院 19 architecture one of taxi is begin PROCESS(clk,start,stop,pause) VARIABLE money_reg:INTEGER RANGE 0 TO 29。 distance:OUT INTEGER RANGE 0 TO 29)。 pause:IN STD_LOGIC。 start:IN STD_LOGIC。 use 。 二、 taxi 控制模塊 library ieee。 u2:decoder port map(clk1khz,money1,distance1,scan,seg7)。 signal distance1: integer range 0 to 29。 end ponent。 scan:out std_logic_vector(3 downto 0)。 money_in:in integer range 0 to 29。 哈爾濱遠(yuǎn)東理工學(xué)院 18 end ponent。 money:OUT INTEGER RANGE 0 TO 29。 stop:IN STD_LOGIC。 architecture ttt of top is ponent taxi port(clk:IN STD_LOGIC。 seg7: out std_logic_vector(6 downto 0) )。 clk1khz:in std_logic。 stop:IN STD_LOGIC。 entity top is port(clk:IN STD_LOGIC。 use 。 哈爾濱遠(yuǎn)東理工學(xué)院 12 參考文獻(xiàn) 1) 《 EDA 技術(shù)與 VHDL》 潘松 黃繼業(yè) 編著 清華大學(xué)出版社 2) 《 EDA 實(shí)用技術(shù)》 宋嘉玉 孫麗霞 編著 人民郵電出版社 3) 《 VHDL 電路設(shè)計(jì)實(shí)用技術(shù)》 齊洪喜 陸穎 編著 清華大學(xué)出版社 4) 《 EDA 實(shí)用技術(shù)及應(yīng)用》 劉艷萍 高振斌 李志軍 編著 國(guó)防工業(yè)出版社 5) 《 EDA 應(yīng)用技術(shù)》 章彬宏 主編 北京理工大學(xué)出版社 6) 《 EDA 應(yīng)用技術(shù)及應(yīng)用》 姜波 郭宏 編著 哈爾濱工業(yè)大學(xué)出版社 哈爾濱遠(yuǎn)東理工學(xué)院 13 附錄 A 電路圖 一、電路圖 GND1223344556677889910101111121213131414151516161717181819192020VCC21GND22ispEN232424252526262727282829293030313132323333343435353636373738383939404041414242GND4344444545464647474848494950505151525253535454555556565757585859596060616162626363GND64VCC6566666767686869697070717172727373747475757676777778
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