【正文】 參考文獻[1] 汪金愛，劉達. EDA技術(shù)與CPLD應(yīng)用. 今日電子，2004，[2] 朱彩蓮，楊洋. EDA技術(shù)的發(fā)展與應(yīng)用. 萍鄉(xiāng)高等?？茖W(xué)校學(xué)報，2004，4[3] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計. 大連：大連理工大學(xué)出版社，.[4] 王長宏，陳朝陽，鄒雪城，應(yīng)建華. VHDL設(shè)計實例及其仿真與綜合. 電子工程師，2001，11：[5] 趙立民，于海雁，胡慶，龐杰. 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計. 北京：機械工業(yè)出版社，. 4~5[6] 東方人華，王建坤. MAX+PLUS II入門與提高. 北京：清華大學(xué)出版社，[7] 陳慶文. 用VHDL 語言進行數(shù)字電路設(shè)計. 微波與衛(wèi)星通信，1996，4[8] 褚振勇，翁木云. CPLD設(shè)計及應(yīng)用. 西安：西安電子科技大學(xué)出版社，.[9] 王文明. 應(yīng)用軟件消除毛刺現(xiàn)象. 重慶工業(yè)高等專科學(xué)校學(xué)報. 2004，19（1）：49[10] 錢培怡，于德泳. 數(shù)字邏輯電路的描述及模塊化綜合方法. 系統(tǒng)工程與電子技術(shù). 2002，24[11] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計. 大連：大連理工大學(xué)出版社，附錄1 元器件清單器件名稱及個數(shù)杜邦線47根555集成塊1個電阻10K2個1K4個470歐姆1個電容10uF1個1個20腳底座3個八腳底座1個穩(wěn)壓二極管3個發(fā)光二極管1個數(shù)碼管6個按鈕3個芯片F(xiàn)PGA附錄2。宋老師淵博的知識、豐富的經(jīng)驗、踏實認真的科研作風(fēng)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度給我留下了深刻的印象，特別是對科研方向的把握，對實驗室的發(fā)展嘔心瀝血，這些將在今后的工作中繼續(xù)給我以激勵和指導(dǎo)。 致 謝在論文即將完成之際，謹(jǐn)向所有關(guān)心我的老師、同學(xué)和朋友表示衷心的感謝！本論文是在宋偉和朱幼蓮老師的悉心指導(dǎo)、鼓勵和支持下完成的。(2)詳細的講解了出租車計費控制系統(tǒng)的設(shè)計思路和步驟，并且給出了功能仿真的結(jié)果。本文重點探討了以下一些方面：(1)VHDL硬件描述語言打破了硬件和軟件設(shè)計人員之間互不干涉的界限，可以使用語言的形式來進行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計數(shù)字電路硬件系統(tǒng)。使用CPLD可以用于復(fù)雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個設(shè)計階段。總 結(jié)EDA技術(shù)已經(jīng)成為電子設(shè)計的重要工具，并且應(yīng)用于電子設(shè)計的各個方面。(5)同一個信號在進程中的值改變后，要注意該值改變前后,該進程中其他變量的變化，避免邏輯死鎖。(3)時序電路與組合電路最好不要在同一個進程以免浪費資源。 設(shè)計中需注意的問題(1)在一個進程中只允許一個信號上升沿作為觸發(fā)條件。FY1:費用的十位FY0:費用的個位DDSJ1:等待時間的十位DDSJ0:等待時間的個位LC1:路程的十位LC0:路程的個位輸出的為七段碼考慮到仿真結(jié)果的明了，這里只給出未加譯碼器時的仿真，輸出為BCD碼。、輸出信號說明輸入：DN:day OR night控制；SS:Start OR stop控制；WR:wait OR run控制；CLK:輸入時鐘信號，模擬時間和路程。（3）波形仿真符合七段顯示。end process。 when others =dout0=ZZZZZZZ。 when 1000 =dout0=0000000。 when 0110 =dout0=0100000。 when 0100 =dout0=1001100。 when 0010 =dout0=0010010。 case din(3 downto 0) is when 0000 =dout0=0000001。 when others =dout1=ZZZZZZZ。 when 1000 =dout1=0000000。 when 0110 =dout1=0100000。 when 0100 =dout1=1001100。 when 0010 =dout1=0010010。architecture one of YMQ isbeginprocess(din)begin case din(7 downto 4) is when 0000 =dout1=0000001。 dout0:out std_logic_vector(6 downto 0))。entity YMQ isport(din:in std_logic_vector(7 downto 0)。use 。（1）實體圖（2）譯碼模塊的VHDL設(shè)計library ieee。END ONE。 FY=FY1(7 DOWNTO 0)。 ELSE FY1:=bcd_add8(FY1,DDSJ)。039。 END IF。 ELSE FY1:=bcd_add8(FY1,DDSJ)。039。039。 END IF。 FY1:=bcd_add8(FY1,LC)。 FY1(4 DOWNTO 0):=10010。039。039。 END IF。 ELSE FY1:=bcd_add8(LC,LC)。)。 THEN FY1(11 DOWNTO 4):=(OTHERS=39。 THEN IF LCJFBZ=39。 ELSIF DN=39。039。architecture ONE of JF is BEGIN PROCESS(SS,DN,LC,DDSJ,DDJFBZ,LCJFBZ) VARIABLE FY1 :STD_LOGIC_VECTOR(11 DOWNTO 0)。 FY:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 LCJFBZ:IN STD_LOGIC。 LC:IN std_logic_vector(7 downto 0)。ENTITY JF is PORT( SS:IN STD_LOGIC。use 。library IEEE。END FUNCTION bcd_add8。 end loop。 CI(i+1) := SB(i)(4)。 else SB(i) := SA(i)。139。 CI(i))。 amp。 AIN(i*4+3 downto i*4))+(39。039。)。 SOUT:=(others=39。039。 VARIABLE SOUT : std_logic_vector(11 downto 0)。 VARIABLE SA,SB : type_bcdx4。END。use 。（1）實物圖（2）計費模塊的VHDL設(shè)計Library IEEE。從下圖可以看出LC大于3時，LCJFBZ置高電平。END TWO。 END IF。 ELSE LCJFBZ=39。 OR (LC(7 DOWNTO 4)=0000 AND LC(3 DOWNTO 0)4) THEN LCJFBZ=39。architecture TWO of LCJFBZ is BEGIN PROCESS(SS,LC) BEGIN IF SS=39。 LCJFBZ:OUT std_logic)。entity LCJFBZ is port(SS:in std_logic。use 。END one。LC(7 DOWNTO 4)=Q1。 END IF。Q0=Q0+1。Q0=0000。Q0=0000。139。 ELSIF CLKS39。 ELSIF SW=11 THEN Q1=Q1。 IF SW=00 OR SW=01 THEN Q1=0000。 begin SW:=SSamp。architecture one of JC is SIGNAL Q1,Q0:std_logic