eda課程設(shè)計(jì)出租車(chē)計(jì)價(jià)器的設(shè)計(jì)畢業(yè)論文-閱讀頁(yè)
2025-07-07 12:10本頁(yè)面
【正文】 TWO OF BZ IS BEGIN PROCESS(AJ) VARIABLE CNT:STD_LOGIC_VECTOR(9 DOWNTO 0)。039。EVENT THEN IF CNT=1111111111 THEN CNT:=0000000000。139。 END IF。 END PROCESS。（3）波形仿真從該波形圖可以看出在輸入的按鍵信號(hào)下降沿來(lái)臨時(shí)輸出的標(biāo)志信號(hào)取反，且剛開(kāi)始為低電平。USE 。ENTITY DDZT IS PORT(CLK,SS:IN STD_LOGIC。 DDJFBZ:OUT STD_LOGIC。END ENTITY DDZT。 BEGIN IF SS=39。 THEN Q1:=0000。DDJFBZ=39。 ELSIF DDBZ=39。 THEN IF CLK=39。 AND CLK39。Q0:=0000。Q0:=0000。Q0:=Q0+1。 IF(Q10 OR Q03) THEN DDJFBZ=39。 END IF。 END IF。DDSJ(3 DOWNTO 0)=Q0。END ONE。等待時(shí)間超過(guò)3時(shí)等待計(jì)費(fèi)標(biāo)志置高電平。從上面的說(shuō)明可以看出程序達(dá)到了所設(shè)計(jì)的功能。use 。entity JC is port(clks,SS,WR:in std_logic。 end entity JC。beginprocess(clks,SS,WR,LC) VARIABLE SW:STD_LOGIC_VECTOR(1 DOWNTO 0)。WR。Q0=0000。Q0=Q0。EVENT AND CLKS=39。 THEN IF Q1=9 AND Q0=9 THEN Q1=0000。 ELSIF Q0=9 THEN Q1=Q1+1。 ELSE Q1=Q1。 END IF。END PROCESS。LC(3 DOWNTO 0)=Q0。路程計(jì)費(fèi)標(biāo)志模塊的VHDL設(shè)計(jì)library ieee。use 。 LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 end entity LCJFBZ。039。039。139。 END PROCESS。（3）波形仿真可以看出在SS有效時(shí)，LC開(kāi)始計(jì)數(shù)，在WR高電平時(shí)LC等待計(jì)數(shù)，直至WR為低電平時(shí)再次計(jì)數(shù)。綜合以上兩副仿真圖可以看出本程序滿(mǎn)足設(shè)計(jì)要求。use 。PACKAGE PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : in std_logic_vector) RETURN std_logic_vector。PACKAGE BODY PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : std_logic_vector) RETURN std_logic_vector IS type type_bcdx4 is array(3 downto 0) of std_logic_vector(4 downto 0)。 VARIABLE CI : std_logic_vector(4 downto 0)。 BEGIN CI:=(others=39。)。039。 for i in 0 to 1 loop SA(i) := (39。 amp。039。 BIN(i*4+3 downto i*4))+(0000 amp。 if ((SA(i)(4)=39。) or (SA(i)(3 downto 0)9)) then SB(i) := SA(i) + 00110。 end if。 SOUT(i*4+4 downto i*4):=SB(i)。 RETURN SOUT。END。use 。USE 。 DN:IN STD_LOGIC。 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DDJFBZ:IN STD_LOGIC。 END ENTITY JF。 BEGIN IF SS=39。 THEN FY1:=000000000000。039。039。039。 FY1(3 DOWNTO 0):=1001。 FY1:=bcd_add8(FY1,LC)。 ELSIF LCJFBZ=39。 THEN FY1(11 DOWNTO 5):=(OTHERS=39。)。 ELSE FY1:=bcd_add8(LC,LC)。 FY1:=bcd_add8(FY1,LC)。 IF DN=39。 THEN IF DDJFBZ=39。 THEN FY1:=FY1。 FY1:=bcd_add8(FY1,DDSJ)。 ELSIF DDJFBZ=39。 THEN FY1:=FY1。 END IF。 END PROCESS。（3）波形仿真黑夜時(shí)候的仿真白天時(shí)的仿真符合設(shè)計(jì)要求。use 。use 。 dout1:out std_logic_vector(6 downto 0)。end entity YMQ。 when 0001 =dout1=1001111。 when 0011 =dout1=0000110。 when 0101 =dout1=0100100。 when 0111 =dout1=0001111。 when 1001 =dout1=0000100。end case。 when 0001 =dout0=1001111。 when 0011 =dout0=0000110。 when 0101 =dout0=0100100。 when 0111 =dout0=0001111。 when 1001 =dout0=0000100。end case。end one。第五章 總程序的設(shè)計(jì)及其實(shí)現(xiàn)的結(jié)果上圖為帶譯碼器的電路，下圖為不帶譯碼器的電路。輸出：DNPB：用于判別白天還是黑夜的輸出信號(hào)，接至發(fā)光二極管，白天不發(fā)光，黑夜的時(shí)候發(fā)光?？梢郧逦目闯龀绦虻倪\(yùn)算規(guī)則。(2)信號(hào)值改變后，要經(jīng)過(guò)一個(gè)小的延時(shí)才能生效，同一個(gè)信號(hào)不能在多個(gè)進(jìn)程中賦值（因多個(gè)信號(hào)源不能同時(shí)對(duì)同一個(gè)信號(hào)驅(qū)動(dòng)）。(4)一個(gè)功能模塊最好按上升沿信號(hào)分多個(gè)進(jìn)程完成，各進(jìn)程間用信號(hào)聯(lián)系。(6)在順序語(yǔ)句中，信號(hào)賦值后需一定的延時(shí)才能改變而變量不需要延時(shí)。CPLD作為一種順應(yīng)EDA發(fā)展潮流的設(shè)計(jì)方法，得到了迅速的發(fā)展。隨著個(gè)人電腦平臺(tái)上的EDA工具的發(fā)展，個(gè)人電腦平臺(tái)上的CPLD仿真綜合性能已相當(dāng)優(yōu)越，這就為大規(guī)模普及這種新技術(shù)鋪平了道路。從本文描述的出租車(chē)計(jì)費(fèi)系統(tǒng)可以看出，通過(guò)編程、下載后，該芯片已經(jīng)具備了原來(lái)需要使用復(fù)雜的數(shù)字電路實(shí)現(xiàn)的功能；這樣，使用語(yǔ)言描述的形式，大大縮短了開(kāi)發(fā)周期，減少了開(kāi)發(fā)難度，并使得系統(tǒng)更加靈活、穩(wěn)健。對(duì)EDA的發(fā)展、CPLD中的應(yīng)用做了詳細(xì)的介紹。由于學(xué)習(xí)時(shí)間短，對(duì)EDA的研究以及使用CPLD進(jìn)行電子設(shè)計(jì)的方法并不是鉆研的很透徹，但是通過(guò)一個(gè)學(xué)期的學(xué)習(xí)，已經(jīng)基本掌握了使用CPLD進(jìn)行電子設(shè)計(jì)的步驟，為以后繼續(xù)研究EDA技術(shù)打下了基礎(chǔ)。尹老師為我們的學(xué)業(yè)提供了良好的學(xué)習(xí)條件，還大力支持我們外出培訓(xùn)和實(shí)習(xí)，特別在此次設(shè)計(jì)中宋老師為我們提供了先進(jìn)的硬件設(shè)備和學(xué)習(xí)材料，設(shè)計(jì)與實(shí)踐相結(jié)合，讓我們對(duì)圖像處理有了更深刻的了解，衷心感謝他的諄諄教導(dǎo)和悉心關(guān)懷。感謝本文所引用文獻(xiàn)的作者，如果沒(méi)有他們的工作做鋪墊，我的課題是無(wú)法開(kāi)展的。160
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