計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)-閱讀頁(yè)
2024-09-21 05:31本頁(yè)面
【正文】 。 P30 譯碼器 譯碼器電路，實(shí)現(xiàn)對(duì) n 個(gè)輸入變量，給出 2n 個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對(duì)應(yīng) n 個(gè)輸入變量的一個(gè)最小項(xiàng)。譯碼器多用于處理從多個(gè)互斥信號(hào)中選擇其一的場(chǎng)合。 P31 編碼器 編碼器電路，通常實(shí)現(xiàn)把 2n 個(gè)輸入變量編碼成 n 個(gè)輸出信號(hào)的功能，可以處理 2n 個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷請(qǐng)求源信號(hào)到來時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷請(qǐng)求源所對(duì)應(yīng)的優(yōu)先級(jí)編碼。 與 非 與 非 當(dāng) R為低電平， S為高電平時(shí)，會(huì)使 /Q變?yōu)楦唠娖?，此時(shí) Q 定變成低電平，在 R恢復(fù)為高電平后， Q和 /Q將保持不變，即記憶了本次變化。 Q /Q R S /Q Q P36 D 型觸發(fā)器 前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入 R 和 S 不能同時(shí)為低電平，而且 R 、 S 和 D 在觸發(fā)器寫入期間應(yīng)保持不變，否則產(chǎn)生操作錯(cuò)誤。輸入信號(hào) D 在觸發(fā)脈沖 CP 的正跳變沿期間被寫入觸發(fā)器，其它時(shí)間 D 的變化不會(huì)影響觸發(fā)器的狀態(tài)。 輸入信號(hào) /SD 和 /RD用于觸發(fā)器的清 0 和置 1操作。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù)，例如 4位、 8位等；從使用的角度，還可以通過另外幾個(gè)控制信號(hào)，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清 0 寄存器內(nèi)容的功能。 計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類，其中同步計(jì)數(shù)器線路略復(fù)雜但性能更好，用于脈沖分頻和需要計(jì)數(shù)的場(chǎng)合，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。 陣列邏輯電路包括存儲(chǔ)器 (RAM,ROM)，可編程邏輯陣列(PLA)，可編程陣列邏輯 (PAL)，通用陣列邏輯 (GAL)，可編程門陣列 (PGA)，可編程宏單元陣列 (PMA)等多種類型。 存儲(chǔ)器芯片 RAM和 ROM RAM 和 ROM 是典型的陣列邏輯電路，都由“與”和“或”兩級(jí)陣列組成，其中的與陣列組成地址譯碼器，它給出全部地址輸入的最小項(xiàng)，用戶不可編程，用于選擇被讀寫的存儲(chǔ)器單元，或陣列組成存儲(chǔ)體，保存寫入存儲(chǔ)器中的內(nèi)容。 有關(guān)存儲(chǔ)器芯片的知識(shí)，將在介紹存儲(chǔ)器的章節(jié)中重點(diǎn)講解，無需在這里的線路部分多加說明，而后面的 GAL20V8 、 MACH4 和 FPGA器件的有關(guān)知識(shí)不屬于本課程的重點(diǎn)內(nèi)容，需在這里多說幾句。 它的內(nèi)部結(jié)構(gòu)包括：輸入門，輸出三態(tài)門，與門陣列，輸出邏輯宏單元 (內(nèi)含或陣列 )，從輸出反饋到輸入的控制門等。 在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能，用于實(shí)現(xiàn)內(nèi)容經(jīng)常需要變化的時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線路部分，特別適用于實(shí)現(xiàn)由“與 或”兩級(jí)邏輯完成的線路功能。 在適應(yīng)變換設(shè)計(jì)、減少器件類型和數(shù)量等方面效果明顯。 它的內(nèi)部結(jié)構(gòu)由多個(gè) PAL 塊和一個(gè)中央開關(guān)矩陣互連而成。在實(shí)驗(yàn)指導(dǎo)書中對(duì)該器件結(jié)構(gòu)有更詳細(xì)地介紹。在教學(xué)計(jì)算機(jī)中，主要作為組合邏輯控制器的時(shí)序控制信號(hào)形成部件，用于提供基本指令用到的全部控制信號(hào)。 可在線編程門陣列器件 FPGA 這是一種與 PLD 器件在內(nèi)部結(jié)構(gòu)、功能特性方面都不相同的器件。 與 IOB 連接的輸入輸出引腳更多，大部分入出引腳支持三態(tài)邏輯，極性可控，可指定用于輸入或輸出； 每一個(gè) CLB 的內(nèi)部都包含一些組合邏輯電路和 1 或 2 個(gè)觸發(fā)器電路，能編程實(shí)現(xiàn)不同的組合、時(shí)序邏輯線路功能。 FPGA 芯片的工作狀態(tài)（提供的邏輯功能）是由芯片內(nèi)的編程數(shù)據(jù)存儲(chǔ)器的內(nèi)容決定的，這些數(shù)據(jù)要存在片外的 EPROM 器件中，每次重新加電后，將其裝入到編程數(shù)據(jù)存儲(chǔ)器中?？捎眠x用 FPGA 芯片實(shí)現(xiàn)簡(jiǎn)單一點(diǎn)的 CPU 的
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