計算機原理及系統(tǒng)結(jié)構(gòu)(參考版)
2024-09-05 05:31本頁面
【正文】 。 FPGA 芯片集成度更高，功能更強大，但對決定內(nèi)部功能的數(shù)據(jù)不能加密，各信號的延遲時間不是固定的，需要注意。 內(nèi)部互連資源由金屬線、開關(guān)陣列和可編程連接點組成， 用于連接眾多的 CLB 和 IOB ，以構(gòu)成不同的復(fù)雜系統(tǒng)。其內(nèi)部由許多個獨立的可編程邏輯模塊 CLB、輸入輸出模塊 IOB 和互連資源 IR 3部分組成。 用現(xiàn)場可編程邏輯器件 CPLD實現(xiàn)組合邏輯控制器是非常方便和有效的，對理解數(shù)字系統(tǒng)設(shè)計自動化的知識也很有用。 與 GAL20V8 芯片相比， MACH有更多的輸入輸出引腳和更多的宏單元，支持的邏輯功能更加強大，使用更加方便，還支持在線編程寫入。每個 PAL 塊內(nèi)又含多個宏單元（輸出宏單元和隱埋宏單元），中央開關(guān)矩陣為 多個 PAL 塊的信號輸入和塊間通信提供通路。 復(fù)雜的可編程邏輯器件 CPLD:MACH器件 MACH (macro array CMOS highdensity) 是一種復(fù)雜的、電可擦出的、現(xiàn)場可編程邏輯器件 CPLD。在實驗指導書中對該器件使用方法有更多說明。 GAL20V8 器件最多支持 20 個輸入引腳、 8 個輸出引腳，支持組合邏輯和時序邏輯兩種運行方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密保護。 通用陣列邏輯 GAL 通用陣列邏輯 (generic array logic， GAL) 器件，是一種可用電擦出、現(xiàn)場可重復(fù)編程、使用靈活的簡單 PLD。 RAM 和 ROM 的區(qū)別：前者對或陣列中的內(nèi)容可以讀寫，后者或陣列中的內(nèi)容主要用于讀出，對寫操作可能不支持，或者需經(jīng)過特殊的辦法才能執(zhí)行。除了RAM和 ROM之外，其它幾種電路統(tǒng)稱可編程邏輯器件(programmable logic devices， PLD)，教學計算機中用得最多的是 GAL20V8和高集成度的多 PAL (AMD公司的 MACH4 產(chǎn)品 ) 芯片，將在后續(xù)部分進一步介紹，它們可以實現(xiàn)組合邏輯電路或者時序邏輯電路的功能，都由“與”和“或”兩級陣列組成。 P39 本章主要內(nèi)容 數(shù)字邏輯電路基礎(chǔ) 基本邏輯門和布爾代數(shù)知識基礎(chǔ) 組合邏輯電路及其應(yīng)用 時序邏輯電路及其應(yīng)用 現(xiàn)場可編程器件及其應(yīng)用 陣列邏輯電路 陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件，它占用芯片面積小，成品率高，用戶可編程，使用靈活。 移位寄存器還多出了左右移位操作的功能。 P37 寄存器、計數(shù)器 寄存器是計算機中的重要部件，用于暫存指令和數(shù)據(jù)等，通常多選用 多個并行操作的 D 觸發(fā)器或鎖存器組成。 與非 1 與非 2 與非 4 與非 6 與非 3 與非 5 /RD /SD Q CP /Q D D 型觸發(fā)器又被稱為延時觸發(fā)器，常用于構(gòu)建寄存器，移位寄存器，計數(shù)器等部件。 另外一種由 3 個基本觸發(fā)器構(gòu)成的是 D 型觸發(fā)器，它屬于邊沿觸發(fā)方式。當 S為低電平， R為高電平時，會使 Q變?yōu)楦唠娖?，此時 / Q 定變成低電平，在 S 恢復(fù)為高電平后， Q和 /Q 也將保持不變，這是 RS 觸發(fā)器。 SN74LS148 P33 本章主要內(nèi)容 數(shù)字邏輯電路基礎(chǔ) 基本邏輯門和布爾代數(shù)知識基礎(chǔ) 組合邏輯電路及其應(yīng)用 時序邏輯電路及其應(yīng)用 現(xiàn)場可編程器件及其應(yīng)用 RS 觸發(fā)器 觸發(fā)器是典型的時序邏輯電路，有記憶功能，最簡單的可以由兩個交叉耦合的 “與非”門組成的 RS 觸發(fā)器， 2 個輸出分別為 Q和 /Q，兩路輸入分別為 R 和 S。 SN74LS138 SN74LS139 應(yīng)用舉例。是否需要譯碼，通?？梢杂靡换驇讉€控制信號加以控制。例如，從多
教學課件相關(guān)推薦
鄂ICP備17016276號-1