計算機(jī)原理及系統(tǒng)結(jié)構(gòu)-wenkub.com
2024-08-28 05:31 本頁面
【正文】 可用選用 FPGA 芯片實現(xiàn)簡單一點的 CPU 的功能。 與 IOB 連接的輸入輸出引腳更多，大部分入出引腳支持三態(tài)邏輯，極性可控，可指定用于輸入或輸出； 每一個 CLB 的內(nèi)部都包含一些組合邏輯電路和 1 或 2 個觸發(fā)器電路，能編程實現(xiàn)不同的組合、時序邏輯線路功能。在教學(xué)計算機(jī)中，主要作為組合邏輯控制器的時序控制信號形成部件，用于提供基本指令用到的全部控制信號。 它的內(nèi)部結(jié)構(gòu)由多個 PAL 塊和一個中央開關(guān)矩陣互連而成。 在教學(xué)計算機(jī)中，用于實現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能，用于實現(xiàn)內(nèi)容經(jīng)常需要變化的時序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時序邏輯之間進(jìn)行切換的線路部分，特別適用于實現(xiàn)由“與 或”兩級邏輯完成的線路功能。 有關(guān)存儲器芯片的知識，將在介紹存儲器的章節(jié)中重點講解，無需在這里的線路部分多加說明，而后面的 GAL20V8 、 MACH4 和 FPGA器件的有關(guān)知識不屬于本課程的重點內(nèi)容，需在這里多說幾句。 陣列邏輯電路包括存儲器 (RAM,ROM)，可編程邏輯陣列(PLA)，可編程陣列邏輯 (PAL)，通用陣列邏輯 (GAL)，可編程門陣列 (PGA)，可編程宏單元陣列 (PMA)等多種類型。一個寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù)，例如 4位、 8位等；從使用的角度，還可以通過另外幾個控制信號，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清 0 寄存器內(nèi)容的功能。輸入信號 D 在觸發(fā)脈沖 CP 的正跳變沿期間被寫入觸發(fā)器，其它時間 D 的變化不會影響觸發(fā)器的狀態(tài)。 與 非 與 非 當(dāng) R為低電平， S為高電平時，會使 /Q變?yōu)楦唠娖?，此時 Q 定變成低電平，在 R恢復(fù)為高電平后， Q和 /Q將保持不變，即記憶了本次變化。譯碼器多用于處理從多個互斥信號中選擇其一的場合。 在計算機(jī)中，按照需要從多個輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一。 在計算機(jī)中，通常會把對數(shù)值數(shù)據(jù)的算術(shù)運算功能和對邏輯數(shù)據(jù)的邏輯運算功能，合并到一起用同一套電路實現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫是 ALU，用與、或、非門等電路實現(xiàn)，其設(shè)計過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說明，這些內(nèi)容是 “數(shù)字邏輯和數(shù)字集成電路” 的重點知識。 由多個一位的加法器，可以構(gòu)成同時完成對多位數(shù)據(jù)相加運算的并行加法器，此時需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號。為高阻態(tài)時， “ 0” 和 “ 1”的輸出極都截止，相當(dāng)于與所連接的線路斷開，便于實現(xiàn)從多個數(shù)據(jù)輸入中選擇其一。 X= A * B + A * B + A * B X 真值表 P20 基本定理和常用公式，邏輯化簡 A+0=A A?0=0 A+A=1 A?A=0 A+1=1 A?1=A A+A=A A?A=A A+B=B+A A?B=B?A A=A (A+B)+C=A+(B+C) (A?B) ?C=A?(B?C) A?(B+C)=A?B+A?C A+ B?C=(A+B) ?(A+C) A+A?B=A A?(A+B)= A A+A?B=A+B A?(A+B)=A?B A ? B = A + B A + B = A ? B 例如： A?B+A?B+A?B = A?(B+B) +A?B=A+A?B = A + B = A?B P23 計算機(jī)原理及系統(tǒng)結(jié)構(gòu)
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