計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)-文庫(kù)吧
2025-07-29 05:31 本頁(yè)面
【正文】 B X 0 0 0 0 1 0 1 0 0 1 1 1 A B X 0 0 1 0 1 1 1 0 1 1 1 0 X=A?B X= A?B X=A+B X=A+B 真值表 X X X A A A B B B A X 真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系 與門 與非門 A B A B X 0 0 0 0 1 0 1 0 0 1 1 1 A B X 0 0 1 0 1 1 1 0 1 1 1 0 X = A ?B X = A ? B A B X 1. 用 與邏輯 寫出真值表中每一橫行中輸出為 1 的邏輯表達(dá)式； 2. 用 或邏輯 匯總真值表中全部輸出為 1 的邏輯。 3. 不必理睬那些輸出為 0的各行的內(nèi)容，它們已經(jīng)隱含在通過(guò) 2 兩步寫出的表達(dá)式中。 X= A * B + A * B + A * B X 真值表 P20 基本定理和常用公式，邏輯化簡(jiǎn) A+0=A A?0=0 A+A=1 A?A=0 A+1=1 A?1=A A+A=A A?A=A A+B=B+A A?B=B?A A=A (A+B)+C=A+(B+C) (A?B) ?C=A?(B?C) A?(B+C)=A?B+A?C A+ B?C=(A+B) ?(A+C) A+A?B=A A?(A+B)= A A+A?B=A+B A?(A+B)=A?B A ? B = A + B A + B = A ? B 例如： A?B+A?B+A?B = A?(B+B) +A?B=A+A?B = A + B = A?B P23 計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu) 第四講 主講教師：趙 宏偉 學(xué)時(shí)： 64 計(jì)算機(jī)中常用的邏輯器件 計(jì)算機(jī)中常用的邏輯器件，包括 組合邏輯 和 時(shí)序邏輯 電路兩大類別；也可以劃分為 專用功能 和 通用功能 電路兩大類別。 組合邏輯電路 的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的狀態(tài)，與過(guò)去的輸入信號(hào)的狀態(tài)無(wú)關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路； 時(shí)序邏輯電路 的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件； 從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供 專用功能 的器件，和高集成度的、現(xiàn)場(chǎng)可編程的 通用功能 電路，例如通用陣列邏輯 GAL，復(fù)雜的可編程邏輯器件 CPLD，包括門陣列器件 FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路的功能，使用更方便和靈活。 計(jì)算機(jī)中常用的邏輯電路 專用功能電路 ? 加法器和算術(shù)邏輯單元 ? 譯碼器和編碼器 ? 數(shù)據(jù)選擇器 ? 觸發(fā)器和寄存器、計(jì)數(shù)器 陣列邏輯電路 ? 存儲(chǔ)器芯片 RAM 和 ROM ? 通用陣列邏輯 GAL ? 復(fù)雜的可編程邏輯器件 CPLD: MACH器件
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