計算機原理及系統(tǒng)結(jié)構(gòu)-資料下載頁
2025-08-23 05:31本頁面
【導(dǎo)讀】和絕緣體（不導(dǎo)電）兩大類。在這兩類物體的兩端有電壓。人們也可以制作出另外一類物體，使其同時具備導(dǎo)。的特性，即該物體只能在單個方向上導(dǎo)電，這樣的物體被稱為半導(dǎo)體。制作出的器件被稱為二極管。管，它類似于2個背向相連接的二極管，有3個接線端，輸入電平=V,三級管導(dǎo)通，輸入電平=0V,三級管截止，當(dāng)然，也可以制作并使用不帶反相功能的與門和或門電路。數(shù)字邏輯電路是實現(xiàn)數(shù)字計算機的物質(zhì)基礎(chǔ)。學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。用線路邏輯圖表示。步寫出的表達式中。計算機中常用的邏輯器件，包括組合邏輯和時序邏輯電路兩大類別；成寄存器，計數(shù)器等部件；的通用功能電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件CPLD，使用更方便和靈活。加法器和算術(shù)邏輯單元。存儲器芯片RAM和ROM. 現(xiàn)場可編程門陣列FPGA器件。平，也可以處于高阻態(tài)，取決于輸入和控制信號。斷開，便于實現(xiàn)從多個數(shù)據(jù)輸入中選擇其一。態(tài)門的輸出處于高阻態(tài)。
【正文】 ces， PLD)，教學(xué)計算機中用得最多的是 GAL20V8和高集成度的多 PAL (AMD公司的 MACH4 產(chǎn)品 ) 芯片，將在后續(xù)部分進一步介紹，它們可以實現(xiàn)組合邏輯電路或者時序邏輯電路的功能，都由“與”和“或”兩級陣列組成。 存儲器芯片 RAM和 ROM RAM 和 ROM 是典型的陣列邏輯電路，都由“與”和“或”兩級陣列組成，其中的與陣列組成地址譯碼器，它給出全部地址輸入的最小項，用戶不可編程，用于選擇被讀寫的存儲器單元，或陣列組成存儲體，保存寫入存儲器中的內(nèi)容。 RAM 和 ROM 的區(qū)別：前者對或陣列中的內(nèi)容可以讀寫，后者或陣列中的內(nèi)容主要用于讀出，對寫操作可能不支持，或者需經(jīng)過特殊的辦法才能執(zhí)行。 有關(guān)存儲器芯片的知識，將在介紹存儲器的章節(jié)中重點講解，無需在這里的線路部分多加說明，而后面的 GAL20V8 、 MACH4 和 FPGA器件的有關(guān)知識不屬于本課程的重點內(nèi)容，需在這里多說幾句。 通用陣列邏輯 GAL 通用陣列邏輯 (generic array logic， GAL) 器件，是一種可用電擦出、現(xiàn)場可重復(fù)編程、使用靈活的簡單 PLD。 它的內(nèi)部結(jié)構(gòu)包括：輸入門，輸出三態(tài)門，與門陣列，輸出邏輯宏單元 (內(nèi)含或陣列 )，從輸出反饋到輸入的控制門等。 GAL20V8 器件最多支持 20 個輸入引腳、 8 個輸出引腳，支持組合邏輯和時序邏輯兩種運行方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密保護。 在教學(xué)計算機中，用于實現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能，用于實現(xiàn)內(nèi)容經(jīng)常需要變化的時序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時序邏輯之間進行切換的線路部分，特別適用于實現(xiàn)由“與 或”兩級邏輯完成的線路功能。在實驗指導(dǎo)書中對該器件使用方法有更多說明。 在適應(yīng)變換設(shè)計、減少器件類型和數(shù)量等方面效果明顯。 復(fù)雜的可編程邏輯器件 CPLD:MACH器件 MACH (macro array CMOS highdensity) 是一種復(fù)雜的、電可擦出的、現(xiàn)場可編程邏輯器件 CPLD。 它的內(nèi)部結(jié)構(gòu)由多個 PAL 塊和一個中央開關(guān)矩陣互連而成。每個 PAL 塊內(nèi)又含多個宏單元（輸出宏單元和隱埋宏單元），中央開關(guān)矩陣為 多個 PAL 塊的信號輸入和塊間通信提供通路。在實驗指導(dǎo)書中對該器件結(jié)構(gòu)有更詳細地介紹。 與 GAL20V8 芯片相比， MACH有更多的輸入輸出引腳和更多的宏單元，支持的邏輯功能更加強大，使用更加方便，還支持在線編程寫入。在教學(xué)計算機中，主要作為組合邏輯控制器的時序控制信號形成部件，用于提供基本指令用到的全部控制信號。 用現(xiàn)場可編程邏輯器件 CPLD實現(xiàn)組合邏輯控制器是非常方便和有效的，對理解數(shù)字系統(tǒng)設(shè)計自動化的知識也很有用。 可在線編程門陣列器件 FPGA 這是一種與 PLD 器件在內(nèi)部結(jié)構(gòu)、功能特性方面都不相同的器件。其內(nèi)部由許多個獨立的可編程邏輯模塊 CLB、輸入輸出模塊 IOB 和互連資源 IR 3部分組成。 與 IOB 連接的輸入輸出引腳更多，大部分入出引腳支持三態(tài)邏輯，極性可控，可指定用于輸入或輸出； 每一個 CLB 的內(nèi)部都包含一些組合邏輯電路和 1 或 2 個觸發(fā)器電路，能編程實現(xiàn)不同的組合、時序邏輯線路功能。 內(nèi)部互連資源由金屬線、開關(guān)陣列和可編程連接點組成， 用于連接眾多的 CLB 和 IOB ，以構(gòu)成不同的復(fù)雜系統(tǒng)。 FPGA 芯片的工作狀態(tài)（提供的邏輯功能）是由芯片內(nèi)的編程數(shù)據(jù)存儲器的內(nèi)容決定的，這些數(shù)據(jù)要存在片外的 EPROM 器件中，每次重新加電后，將其裝入到編程數(shù)據(jù)存儲器中。 FPGA 芯片集成度更高，功能更強大，但對決定內(nèi)部功能的數(shù)據(jù)不能加密，各信號的延遲時間不是固定的，需要注意?？捎眠x用 FPGA 芯片實現(xiàn)簡單一點的 CPU 的功能。
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