計算機原理及系統(tǒng)結(jié)構(gòu)-文庫吧資料
2024-09-09 05:31本頁面
【正文】 個寄存器中，選擇指定的一個寄存器中的內(nèi)容送到 ALU 的一個輸入端，選擇多個數(shù)據(jù)中的一個寫入指定的寄存器，選擇多個數(shù)據(jù)中的一個送往指示燈進行顯示等等。 加法器和算術(shù)邏輯單元 計算機原理及系統(tǒng)結(jié)構(gòu) 第五講 主講教師：趙 宏偉 學(xué)時： 64 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路開關(guān)，它是以“與 或”門、 “與 或 非”門實現(xiàn)的電路，在選擇信號的控制下，實現(xiàn)從多個輸入通道中選擇某一個通道的數(shù)據(jù)作為輸出。 多位的 ALU 不僅要產(chǎn)生算術(shù)、邏輯運算的結(jié)果，還要給出結(jié)果的特征情況，例如算術(shù)運算是否產(chǎn)生了向更高位的進位，結(jié)果是否為零，結(jié)果的符號為正還是為負，是否溢出等；對邏輯運算通常只能檢查結(jié)果是否為零，不存在進位和溢出等問題。 計算機不僅要完成對數(shù)值數(shù)據(jù)的算術(shù)運算功能，還要完成對邏輯數(shù)據(jù)的邏輯運算功能，例如 與 運算， 或 運算等等。 若各數(shù)據(jù)位之間的進位信號是逐位傳送，被稱為串行進位，當(dāng)加法器的位數(shù)較多時，會使加法運算的速度大大降低；從加速加法進位信號的傳送速度考慮，也可以實現(xiàn)多位的并行進位，各位之間幾乎同時產(chǎn)生送到高位的進位輸出信號。 一位的加法器可以完成對本位兩個二進制數(shù)據(jù)和低一位送上來的一個進位信號的相加運算，產(chǎn)生本位的和以及送往高一位的進位輸出信號。 A B C /G1 /G2 G3 總線 例如，當(dāng)控制信號 /G1為低電平， /G2 和 /G3為高電平時，三態(tài)門的輸入 A 被送到總線上，另外兩個三態(tài)門的輸出處于高阻態(tài)。 “ 三態(tài) ” 是指電路可以輸出正常的 “ 0” 或 “ 1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號。 組合邏輯電路 的輸出狀態(tài)只取決于當(dāng)前輸入信號的狀態(tài)，與過去的輸入信號的狀態(tài)無關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路； 時序邏輯電路 的輸出狀態(tài)不僅和當(dāng)前的輸入信號的狀態(tài)有關(guān)，還與以前的輸入信號的狀態(tài)有關(guān)，即時序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計數(shù)器等部件； 從器件的集成度和功能區(qū)分，可把組合邏輯電路和時序邏輯電路劃分成低集成度的、只提供 專用功能 的器件，和高集成度的、現(xiàn)場可編程的 通用功能 電路，例如通用陣列邏輯 GAL，復(fù)雜的可編程邏輯器件 CPLD，包括門陣列器件 FPGA，都能實現(xiàn)各種組合邏輯或時序邏輯電路的功能，使用更方便和靈活。 3. 不必理睬那些輸出為 0的各行的內(nèi)容，它們已經(jīng)隱含在通過 2 兩步寫出的表達式中。 邏輯功能的表示和等效電路 邏輯功能可以選用 布爾代數(shù)式 表示， 卡諾圖表示， 真值表 表示，或者用線路邏輯圖表示。 例如， A = B * C + E * /F； A為輸出（運算結(jié)果）， B 、 C、 E、 F為輸入， * 、 +、 / 分別代表與、或、非運算符；運算符的優(yōu)先級：非運算最高，與運算次之，或運算最低。 最基本的邏輯運算有：與運算， 或運算 ， 非運算 ，正好可以選用與門、 或門 、 非門 來加以實現(xiàn)。 P17 邏輯運算 與 數(shù)字邏輯電路 數(shù)字邏輯電路是實現(xiàn)數(shù)字計算機的物質(zhì)基礎(chǔ)。 電流 i + P13 晶體三極管和反相器電路 在半導(dǎo)體的基體上，經(jīng)過人工加工，可以生產(chǎn)出三極管，它類似于 2 個背向相連接的二極管，有 3 個接線端，分別被稱為集電極、基極和發(fā)射極，其特性是： 基極 發(fā)射極 集電極 +Vcc (+5V) 接地 輸入電平 = V, 三級管導(dǎo)通， 使輸出電
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