【正文】 個(gè)選擇標(biāo)志信號(hào)，目的就是為了從多路信號(hào)中選擇所需要的一路信號(hào)，選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。這就是數(shù)據(jù)選擇器的實(shí)現(xiàn)原理。電路圖：四、實(shí)驗(yàn)程序 library ieee。entity mux4 is port(a0, a1, a2, a3 :in std_logic。y :out std_logic)。architecture archmux of mux4 is begin y 五、運(yùn)行結(jié)果六．實(shí)驗(yàn)總結(jié)真值表分析：當(dāng)js=0時(shí)，a1,a0取00,01,10,11時(shí)，分別可取d0,d1,d2,：eda實(shí)習(xí)報(bào)告中國(guó)地質(zhì)大學(xué)（武漢）實(shí)習(xí)名稱 ：專 業(yè)： 班級(jí)序號(hào)： 姓 名： 指導(dǎo)教師：實(shí)驗(yàn)一 3/8 譯碼器的實(shí)現(xiàn)一． 實(shí)驗(yàn)?zāi)康?． 學(xué)習(xí)quartusⅱ 的基本操作； 2． 熟悉教學(xué)實(shí)驗(yàn)箱的使用； 3． 設(shè)計(jì)一個(gè)3/8 譯碼器； 4． 初步掌握vhdl語言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過程；二． 實(shí)驗(yàn)說明.本次實(shí)驗(yàn)要求應(yīng)用vhdl語言實(shí)現(xiàn)一個(gè)3/8 譯碼器。描述的時(shí)候要注意vhdl語言的結(jié)構(gòu)和語法，并熟悉quartusⅱ的文本編輯器的使用方法。將程序下載到實(shí)驗(yàn)箱上分別用按鍵和led作為輸入和輸出對(duì)結(jié)果進(jìn)行驗(yàn)證，進(jìn)一步熟悉所用eda實(shí)驗(yàn)箱系統(tǒng)。三 ． 實(shí)驗(yàn)步驟按照教學(xué)課件《quartus ii 使用方法》，學(xué)習(xí)quartusⅱ 軟件的使用方法： 1．在windows 界面雙擊quartusⅱ 圖標(biāo)進(jìn)入quartusⅱ環(huán)境； 2．單擊file 菜單下的new project wizard: introduction 按照向?qū)Ю锩娴慕榻B新建一個(gè)工程并把它保存到自己的路徑下面。此vhd文件名必須與設(shè)計(jì)實(shí)體名相同。編譯。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個(gè)后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進(jìn)行仿真，驗(yàn)證仿真結(jié)果是否正確； ，重新編譯； ，使用 led 進(jìn)行顯示； ，觀察實(shí)驗(yàn)結(jié)果并記錄；四． 實(shí)驗(yàn)要求1．用vhdl語言編寫3/8譯碼器； 2．編寫3/8譯碼器模塊的源程序； 3．在quartusii平臺(tái)上仿真； 4．在實(shí)驗(yàn)板上面實(shí)現(xiàn)這個(gè)3/8譯碼器。use 。輸入端3個(gè)端口 y:out std_logic_vector(7 downto 0))。architecture behave of deco3to8 is begin with s select y通過在實(shí)驗(yàn)板上的操作，可以看到當(dāng)改變s2，s1，s0的值時(shí)，對(duì)應(yīng)的led燈會(huì)亮。在本次實(shí)驗(yàn)中我覺得軟件應(yīng)用仿真比較簡(jiǎn)單，只是實(shí)驗(yàn)箱不好用，找了好幾個(gè)才找到一個(gè)能用的實(shí)驗(yàn)箱，浪費(fèi)了好多時(shí)間。實(shí)驗(yàn)二 bcd 七段顯示譯碼器實(shí)驗(yàn)一． 實(shí)驗(yàn)?zāi)康?．了解和熟悉組合邏輯電路的設(shè)計(jì)方法和特點(diǎn)； ； 3．設(shè)計(jì)一個(gè)bcd七段顯示的譯碼器，并在實(shí)驗(yàn)箱上面實(shí)現(xiàn)你的譯碼器。led數(shù)碼顯示器分為共陰和共陽兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。它們的關(guān)系表格如下：下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。ⅱ：實(shí)訓(xùn)內(nèi)容：，兩種節(jié)拍交替運(yùn)行。ⅲ：實(shí)訓(xùn)目的：熟練掌握模擬電路、數(shù)字邏輯電路的設(shè)計(jì)、分析、仿真及調(diào)試的方法。熟練掌握multisim 2001軟件的基本操作及繪制原理圖和進(jìn)行電路仿真的一般方法通過對(duì)系統(tǒng)電路設(shè)計(jì)與制作，進(jìn)一步鞏固所學(xué)的理論知識(shí)，提高分析問題和解決問題的能力。序列信號(hào)規(guī)律的不同便會(huì)產(chǎn)生不同的花型。如果以某種節(jié)拍按一定規(guī)律改變彩燈的輸入電平值，控制才等的亮與滅，即可以按預(yù)定規(guī)則就顯示一定的花型。綜上所述，彩燈控制器應(yīng)該由定時(shí)電路、控制電路、編碼發(fā)生器電路以及驅(qū)動(dòng)電路組成。s1==1(cp為高電平)有一功能，從sr端串入數(shù)據(jù)給q0，然后按q0q1q2q3依次右移。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據(jù)，而這個(gè)實(shí)驗(yàn)是8 路彩燈，那么就需要用量片或多篇74ls194級(jí)聯(lián)策劃了個(gè)多位寄存器，由于74ls194功能齊全，在實(shí)際中得到廣泛應(yīng)用，該寄存器在工作控制端的作用下，能實(shí)現(xiàn)穿行輸入并行輸出的轉(zhuǎn)換，當(dāng)s0s1=，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時(shí)，串行信號(hào)從地4位片的sr輸入，左移時(shí)，串行信號(hào)從高4位片的sl輸入。掌握宏功能模塊的應(yīng)用。明確設(shè)計(jì)任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過程及領(lǐng)域。三、實(shí)訓(xùn)器材與場(chǎng)地：EDA實(shí)驗(yàn)箱、計(jì)算機(jī)，EDA實(shí)驗(yàn)室四、設(shè)計(jì)思路：先設(shè)計(jì)“秒”、“分”、“時(shí)”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時(shí)鐘走動(dòng)的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。用VHDL語言設(shè)計(jì)“分鐘” 即六十進(jìn)制計(jì)數(shù)器。用VHDL語言設(shè)計(jì)“日”系統(tǒng)。用VHDL語言設(shè)計(jì)“年”系統(tǒng)。用VHDL語言設(shè)計(jì)“調(diào)整”系統(tǒng)。設(shè)計(jì)要求：在現(xiàn)實(shí)生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設(shè)計(jì)“年、月、日”系統(tǒng)時(shí)必須考慮它們之間的關(guān)系，由于手中的EDA實(shí)驗(yàn)箱上的數(shù)碼管不足，必須設(shè)計(jì)一個(gè)“選擇”系統(tǒng)，讓“年月日時(shí)分秒”分成兩屏顯示。設(shè)計(jì)源程序及其生成的模塊：六十進(jìn)制計(jì)數(shù)器源程序及其模塊library ieee。use 。m1:out std_logic_vector(3 downto 0)。cout:out std_logic)。architecture behav of t60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。event and clk=39。 then cq1:=cq1+1。cq2:=cq2+1。if cq2=5 and cq1=9 then cq2:=“0000”。coutend if。m1二十四進(jìn)制計(jì)數(shù)器源程序及其模塊library ieee。use 。q1:out std_logic_vector(3 downto 0)。cout:out std_logic)。architecture behav of t24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。event and clk=39。 then cq1:=cq1+1。cq2:=cq2+1。if cq2=2 and cq13 then cq2:=“0000”。cout“日”系統(tǒng)源程序及其模塊library ieee。use 。a: in std_logic。t1:out std_logic_vector(3 downto 0)。cout:out std_logic)。architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0)。begin process(clk,a,b)begin if clk39。139。abcase ab iswhen“00” =if Q2=3 and Q1=1 then Q2else coutend if。when“10” =if Q2=2 and Q1=8 then Q2else coutend if。when others =null。end if。t1“月”系統(tǒng)源程序及其模塊library ieee。use 。run:in std_logic。y2:out std_logic_vector(3 downto 0)。end yue。signal q1q2 : std_logic_vector(7 downto 0)。event and clk=39。 thenq1if q1=9 then q139。)。if q2=1 and q1=2 then q139。)。