【正文】 a3,a4,a5:out std_logic_vector(3 downto 0))。use 。end process。 thenaif a=5then aend if。architecture behav of tiao is signal a:std_logic_vector(3 downto 0)。k3:in std_logic。use 。end if。process(clk)begin if clk39。q2if q1=9 and q2=9then q1end if。139。end nian。entity nian isport(clk:in std_logic。end process。039。coutelse coutend if。q2end if。139。architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0)。y1:out std_logic_vector(3 downto 0)。use 。end case。when“01” =if Q2=3 and Q1=0 then Q2else coutend if。event and clk=39。end tian。b:in std_logic。use 。end if。139。end t24。entity t24 is port(clk:in std_logic。end if。end if。139。end t60。entity t60 is port(clk:in std_logic。在現(xiàn)實(shí)生活中，日期和時(shí)間在不同的地方時(shí)間不同，故需設(shè)計(jì)一個(gè)“調(diào)整”系統(tǒng)用來(lái)調(diào)整日期及時(shí)間。用VHDL語(yǔ)言設(shè)計(jì)“選擇”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“時(shí)鐘” 即二十四進(jìn)制計(jì)數(shù)器。理解百年歷的設(shè)計(jì)原理及分析方法。第二篇：EDA實(shí)訓(xùn)報(bào)告《EDA技術(shù)及其應(yīng)用》實(shí) 訓(xùn) 報(bào) 告班 級(jí) 08級(jí)電子信息工程技術(shù)2班 姓 名 學(xué) 號(hào)指導(dǎo)教師2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系目錄一、實(shí)訓(xùn)名稱????????????????3二、實(shí)訓(xùn)目的????????????????3三、實(shí)訓(xùn)器材、場(chǎng)地?????????????3四、設(shè)計(jì)思想????????????????3五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)源程序與模塊????3設(shè)計(jì)任務(wù)????????????????3 設(shè)計(jì)要求????????????????4 設(shè)計(jì)源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實(shí)訓(xùn)方法????????????????16七、實(shí)訓(xùn)心得體會(huì)??????????????16一、實(shí)訓(xùn)名稱：百年歷的設(shè)計(jì)與制作二、實(shí)訓(xùn)目的：掌握VHDL設(shè)計(jì)數(shù)字系統(tǒng)的應(yīng)用。： 74ls194具有雙向移位，并行輸入/輸出，保持?jǐn)?shù)據(jù)和請(qǐng)您功能，其中s1,s0為工作方式控制端，sl/sr為左移/右移數(shù)據(jù)輸入端，,為并行數(shù)據(jù)輸入端，q0q3依次為由低位到高位的4位輸出端，當(dāng)cr非等于零時(shí)，清零，無(wú)論其他輸入如何，寄存器清零，由4 中工作方式：當(dāng)cr非等于1時(shí)，s1=s2=0，且cp為低電平，保持功能q0q3保持不變，且與cp,sr,sl信號(hào)無(wú)關(guān)。彩燈控制器是以高低電平來(lái)控制彩燈的亮與滅。通過(guò)此次實(shí)訓(xùn)，引導(dǎo)學(xué)生提高和培養(yǎng)自身創(chuàng)新能力，為后續(xù)課程的學(xué)習(xí)，畢業(yè)設(shè)計(jì)制作以及畢業(yè)后的工作打下堅(jiān)實(shí)的基礎(chǔ)。演示花型3種：(1)從左向右順次序亮，全亮后逆次序漸滅；(2)從中間到兩邊對(duì)稱地漸亮，全亮后仍由中間向兩邊滅；(3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。輸入信號(hào)為d0，d1，d2，d3，相應(yīng)的輸出8段為a、b、c、d、e、f、g、dp。在以后的實(shí)習(xí)中一定要先找好好用的實(shí)驗(yàn)箱。輸出端7個(gè)端口 end entity。五、ｖｈｄｌ源程序： library ieee。另外，如果已經(jīng)有設(shè)計(jì)文件存在，可以按file 菜單里面的open 來(lái)選擇你的文件。所用器件eda實(shí)驗(yàn)箱、ep1k10tc1003器件。3/8 譯碼器的邏輯功能如下：本實(shí)驗(yàn)要求使用vhdl語(yǔ)言描述3/8譯碼器，并在實(shí)驗(yàn)平臺(tái)上面實(shí)現(xiàn)這個(gè)譯碼器。s :in std_logic_vector(1 downto 0)。三．實(shí)驗(yàn)內(nèi)容分別采用原理圖和vhdl語(yǔ)言的形式設(shè)計(jì)4選1數(shù)據(jù)選擇器對(duì)所涉及的電路進(jìn)行編譯及正確的仿真。d0、ddd3 ：輸入數(shù)據(jù) aa0 ：地址變量由地址碼決定從４路輸入中選擇哪１路輸出。從多路輸入信號(hào)中選擇其中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器。三、實(shí)驗(yàn)步驟實(shí)驗(yàn)原理圖：飽和失真時(shí)波形：此時(shí)靜態(tài)工作點(diǎn)為：所以，i（bq）=i(cq)=u(beq)= u(ceq)= 截止失真時(shí)波形：此時(shí)靜態(tài)工作點(diǎn)為：所以，i(bq)=i(cq)=u(beq)= u(ceq)= 最大不失真時(shí)波形：篇三：eda實(shí)驗(yàn)總結(jié)報(bào)告 數(shù)字eda實(shí)驗(yàn) 實(shí)驗(yàn)報(bào)告學(xué)院： 計(jì)算機(jī)科學(xué)與工程學(xué)院 專業(yè)： 通信工程 學(xué)號(hào)： 0941903207 姓名： 薛蕾 指導(dǎo)老師： 錢(qián)強(qiáng)實(shí)驗(yàn)一 四選一數(shù)據(jù)選擇器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜uartus ii軟件的使用。、截止失真和不失真且信號(hào)幅度盡可能大時(shí)的輸出信號(hào)波形圖，并給出三種狀態(tài)下電路靜態(tài)工作點(diǎn)值。(調(diào)節(jié)電位計(jì))，觀察電路出現(xiàn)飽和失真和截止失真的輸出信號(hào)波形，并測(cè)試對(duì)應(yīng)的靜態(tài)工作點(diǎn)值。掌握設(shè)計(jì)電路參數(shù)的方法。篇二：南京理工大學(xué)eda設(shè)計(jì)實(shí)驗(yàn)報(bào)告摘 要通過(guò)實(shí)驗(yàn)學(xué)習(xí)和訓(xùn)練，掌握基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)和仿真方法。本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。通過(guò)這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。對(duì)編程軟件的界面及操作有了更好的熟悉。從整體上看來(lái)，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)?？偟膩?lái)說(shuō)，這次實(shí)訓(xùn)我收獲很大。第一篇：EDA實(shí)訓(xùn)報(bào)告總結(jié)實(shí)訓(xùn)心得短暫的一周實(shí)訓(xùn)已經(jīng)過(guò)去了，對(duì)于我來(lái)說(shuō)這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會(huì)。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來(lái)的不斷指導(dǎo)和同學(xué)的熱情幫助。本文基于verilog hdl的乒乓球游戲機(jī)設(shè)計(jì)，利用verilog hdl語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了cpld技術(shù)的基礎(chǔ)上，利用cpld開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步熟悉了verilog hdl語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問(wèn)題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過(guò)應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。在此誠(chéng)摯地向甕老師致謝。multisim常用分析方法：直流工作點(diǎn)分析、直流掃描分析、交流分析。關(guān)鍵字：電路 仿真 multisim 負(fù)反饋 階梯波目 次實(shí)驗(yàn)一?????????????????????????????????? 1 實(shí)驗(yàn)二??????????????????????????????? 11 實(shí)驗(yàn)三?????????????????????????????? 17 實(shí)驗(yàn)一 單級(jí)放大電路的設(shè)計(jì)與仿真一、實(shí)驗(yàn)?zāi)康?，要求信?hào)源頻率5khz(峰值10mv)，電壓增益大于50。二、實(shí)驗(yàn)要求。并給出電路的fl、fh值。二、實(shí)驗(yàn)原理及