【正文】 生已如“10000000”等的序列信號(hào)，信號(hào)通過(guò)二級(jí)管就可以控制燈的亮暗了。s1=1,s0=0(cp為高電平)左移功能，從sl端線串入數(shù)據(jù)給q3，然后按q3q2q1q0依次左移。五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)原理與模塊設(shè)計(jì)任務(wù)：用VHDL語(yǔ)言設(shè)計(jì)“秒鐘”即六十進(jìn)制計(jì)數(shù)器。調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來(lái)即百年歷系統(tǒng)。m2:out std_logic_vector(3 downto 0)。if cq19 then cq1:=“0000”。use 。begin if clk39。cq1:=“0000”。t2:out std_logic_vector(3 downto 0)。then Q1if Q1=9 then Q1end if。end process。a,b,cout:out std_logic)。039。end process。use 。begin process(clk)beginif clk39。end if。n1end。l2,l3,l4,l5,l6:out std_logic)。case a iswhen “0000”=fifififififinull。s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0)。引腳綁定圖：經(jīng)過(guò)分析，可知每個(gè)控制引腳在EDA實(shí)驗(yàn)箱上對(duì)應(yīng)的按鍵。這次實(shí)訓(xùn)給我的最深的印象就是擴(kuò)大自己的知識(shí)面，了解更多與本專業(yè)有關(guān)的科技信息，與時(shí)代共同進(jìn)步，才能在將來(lái)成為有用的科技人才。本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語(yǔ)言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。在此誠(chéng)摯地向甕老師致謝。在接觸VHDL語(yǔ)言之前，我已經(jīng)學(xué)習(xí)了C語(yǔ)言，匯編語(yǔ)言，而相對(duì)于這些語(yǔ)言的學(xué)習(xí)，VHDL 具有明顯的特點(diǎn)?，F(xiàn)在感覺(jué)到對(duì)這門課還只有很少的認(rèn)識(shí)，所以希望很認(rèn)真的續(xù)下去。本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語(yǔ)言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。在此誠(chéng)摯地向甕老師致謝。為了解決這些問(wèn)題我和他們兩個(gè)都在的想辦法通過(guò)各種渠道尋找解決問(wèn)題的方法?！凹埳险剚?lái)終覺(jué)淺，絕知此事要躬行。在此誠(chéng)摯地向甕老師致謝。雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個(gè)星期就匆匆的結(jié)束了，但在這兩個(gè)星期中收獲還是很多的。不能一有問(wèn)題就希望要他人幫忙，一定自己先好好想想實(shí)在解決不了的再去問(wèn)老師找同學(xué)。我們組搶答器的設(shè)計(jì)要求是：可容納四組參賽者，每組設(shè)置一個(gè)搶答按鈕供搶答者使用，電路具有第一搶答信號(hào)的鑒別和鎖存功能，系統(tǒng)具有計(jì)分、倒計(jì)時(shí)和倒計(jì)時(shí)鎖存等電路，輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。通過(guò)此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來(lái)的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過(guò)程中，重來(lái)沒(méi)有耽擱過(guò)，我們遇到問(wèn)題問(wèn)他，他重來(lái)都是很有耐心，不管問(wèn)的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。一周的實(shí)訓(xùn)已經(jīng)過(guò)去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了VHDL語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。如下是小編給大家整理的EDA實(shí)訓(xùn)心得體會(huì)，希望對(duì)大家有所作用。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。通過(guò)此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來(lái)的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過(guò)程中，重來(lái)沒(méi)有耽擱過(guò)，我們遇到問(wèn)題問(wèn)他，他重來(lái)都是很有耐心，不管問(wèn)的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。一周的實(shí)訓(xùn)已經(jīng)過(guò)去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了VHDL語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。按照各模塊的功能連接，調(diào)試。a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0))。end process。architecture behav of tiao is signal a:std_logic_vector(3 downto 0)。use 。process(clk)begin if clk39。139。entity nian isport(clk:in std_logic。039。q2end if。architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0)。use 。when“01” =if Q2=3 and Q1=0 then Q2else coutend if。end tian。use 。139。entity t24 is port(clk:in std_logic。end if。end t60。在現(xiàn)實(shí)生活中，日期和時(shí)間在不同的地方時(shí)間不同，故需設(shè)計(jì)一個(gè)“調(diào)整”系統(tǒng)用來(lái)調(diào)整日期及時(shí)間。用VHDL語(yǔ)言設(shè)計(jì)“時(shí)鐘” 即二十四進(jìn)制計(jì)數(shù)器。第二篇：EDA實(shí)訓(xùn)報(bào)告《EDA技術(shù)及其應(yīng)用》實(shí) 訓(xùn) 報(bào) 告班 級(jí) 08級(jí)電子信息工程技術(shù)2班 姓 名 學(xué) 號(hào)指導(dǎo)教師2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系目錄一、實(shí)訓(xùn)名稱????????????????3二、實(shí)訓(xùn)目的????????????????3三、實(shí)訓(xùn)器材、場(chǎng)地?????????????3四、設(shè)計(jì)思想????????????????3五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)源程序與模塊????3設(shè)計(jì)任務(wù)????????????????3 設(shè)計(jì)要求????????????????4 設(shè)計(jì)源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實(shí)訓(xùn)方法????????????????16七、實(shí)訓(xùn)心得體會(huì)??????????????16一、實(shí)訓(xùn)名稱：百年歷的設(shè)計(jì)與制作二、實(shí)訓(xùn)目的：掌握VHDL設(shè)計(jì)數(shù)字系統(tǒng)的應(yīng)用。彩燈控制器是以高低電平來(lái)控制彩燈的亮