【正文】 。y :out std_logic)。電路圖：四、實(shí)驗(yàn)程序 library ieee。（2）真值表如下圖：（3）邏輯圖數(shù)據(jù)選擇器的原理比較簡(jiǎn)單，首先必須設(shè)置一個(gè)選擇標(biāo)志信號(hào)，目的就是為了從多路信號(hào)中選擇所需要的一路信號(hào)，選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。或：在地址信號(hào)控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數(shù)據(jù)選擇器。了解數(shù)據(jù)選擇器的工作原理。、輸出特性曲線和?、rbe、rce值的實(shí)驗(yàn)圖，并給出測(cè)試結(jié)果。(調(diào)節(jié)電位計(jì))，使電路輸出信號(hào)不失真，并且幅度盡可能大。復(fù)習(xí)鞏固單級(jí)放大電路的工作原理，掌握靜態(tài)工作點(diǎn)的選擇對(duì)電路的影響。要求：，包括電路圖編輯、虛擬儀器儀表的使用和掌握常見電路分析方法。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。通過此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、cpld元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。同時(shí)，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。一周的實(shí)訓(xùn)已經(jīng)過去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)quartus ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問題的基本方法，更重要的是掌握了vhdl語言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識(shí)學(xué)習(xí)過程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后出去工作的實(shí)踐過程中有所成果。這次eda實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識(shí)，而且還學(xué)到了怎樣運(yùn)用ｅｄａ設(shè)計(jì)三種波形的整個(gè)過程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯懗绦虻耐瑫r(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。最后祝愿甕老師身體健康，全家幸福。當(dāng)遇到了自己無法解決的困難與問題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問題的根源，才能解決問題，還請(qǐng)教老師給予指導(dǎo)和幫助。在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。掌握eda設(shè)計(jì)的基本方法和步驟。了解負(fù)反饋對(duì)兩級(jí)放大電路的影響，掌握階梯波的產(chǎn)生原理及產(chǎn)生過程。在此狀態(tài)下測(cè)試：① 電路靜態(tài)工作點(diǎn)值；② 三極管的輸入、輸出特性曲線和?、rbe、rce值； ③ 電路的輸入電阻、輸出電阻和電壓增益； ④ 電路的頻率響應(yīng)曲線和fl、fh值。、輸出電阻和電壓增益的實(shí)驗(yàn)圖，給出測(cè)試結(jié)果并和理論計(jì)算值進(jìn)行比較。熟悉eda開發(fā)的基本流程。數(shù)據(jù)選擇器又叫多路選擇器，簡(jiǎn)稱mux。在應(yīng)用中，設(shè)置一定的選擇標(biāo)志信號(hào)狀態(tài)即可得到相應(yīng)的某一路信號(hào)。use 。end mux4。嘗試使用不同的vhdl語言描述語句實(shí)現(xiàn)3/8譯碼器，并查看其rtl結(jié)構(gòu)區(qū)別，理解不同描述方法對(duì)綜合結(jié)果的影響。）3．單擊file 菜單下的new，選擇vhdl file，后單擊ok，（*.bdf）的文本（原理圖）文件。； 。entity deco3to8 is port(s:in std_logic_vector(2 downto 0)。心得體會(huì)在本次實(shí)驗(yàn)中我學(xué)會(huì)了用vhdl語言編寫簡(jiǎn)單的程序，檢查程序的錯(cuò)誤，如何仿真程序以及如何用實(shí)驗(yàn)箱觀察實(shí)驗(yàn)結(jié)果。二． 實(shí)驗(yàn)說明 led數(shù)碼顯示器是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)常使用的一種顯示器件，因?yàn)樗?jīng)常顯 示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對(duì)實(shí)驗(yàn)里面所用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)。篇五：eda實(shí)訓(xùn)報(bào)告課程名稱 ：指導(dǎo)教師 ： 曹老師班 級(jí) ： 10電子1班姓 名 ： 余振日 期 ： 8路彩燈控制器一：實(shí)訓(xùn)題目************************ 二：實(shí)訓(xùn)內(nèi)容************************ 三：實(shí)訓(xùn)目的************************ 四：實(shí)訓(xùn)過程************************ 五：實(shí)訓(xùn)環(huán)境************************ 六：實(shí)訓(xùn)總結(jié)************************ 下面就從這幾個(gè)方面進(jìn)行論述：ⅰ：實(shí)訓(xùn)項(xiàng)目 ：8路彩燈控制器的設(shè)計(jì)。掌握使用eda（電子設(shè)計(jì)自動(dòng)化）工具設(shè)計(jì)模擬電路、數(shù)字電路的方法，了解系統(tǒng)設(shè)計(jì)的全過程。ⅳ：實(shí)訓(xùn)過程1． 設(shè)計(jì)方案：總體方案設(shè)計(jì)如上圖，其中振蕩器產(chǎn)生一個(gè)時(shí)鐘信號(hào)，然后控制器由這個(gè)時(shí)鐘信號(hào)觸發(fā)而產(chǎn)生已如“10000000”等的序列信號(hào)，信號(hào)通過二級(jí)管就可以控制燈的亮暗了。因此彩燈控制電路需要一個(gè)能夠按一定規(guī)律輸出不同高低電平編碼信號(hào)的編碼發(fā)生器，同時(shí)還需要編碼發(fā)生器所要求的時(shí)序信號(hào)和控制信號(hào)。s1=1,s0=0(cp為高電平)左移功能，從sl端線串入數(shù)據(jù)給q3，然后按q3q2q1q0依次左移。掌握系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器的應(yīng)用。五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)原理與模塊設(shè)計(jì)任務(wù)：用VHDL語言設(shè)計(jì)“秒鐘”即六十進(jìn)制計(jì)數(shù)器。用VHDL語言設(shè)計(jì)“月”系統(tǒng)。調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來即百年歷系統(tǒng)。use 。m2:out std_logic_vector(3 downto 0)。begin if clk39。if cq19 then cq1:=“0000”。cq1:=“0000”。use 。q2:out std_logic_vector(3 downto 0)。begin if clk39。if cq19 then cq1:=“0000”。cq1:=“0000”。entity tian isport(clk:in std_logic。t2:out std_logic_vector(3 downto 0)。signal ab: std_logic_vector(1 downto 0)。then Q1if Q1=9 then Q1end if。when“11” =if Q2=2 and Q1=9 then Q2else coutend if。end process。entity yue isport(clk:in std_logic。a,b,cout:out std_logic)。begin process(clk)beginif clk39。039。039。end process。when “00000011” = a a a a a a a a a aNULL。use 。n1:out std_logic_vector(3 downto 0)。begin process(clk)beginif clk39。039。end if。139。n1end。entity tiao isport(m0,f0,s0,t0,y0:in std_logic。l2,l3,l4,l5,l6:out std_logic)。event and k2=39。case a iswhen “0000”=fifififififinull。12“選擇”系統(tǒng)源程序及其模塊library ieee。s1,s2,f1,f2,m1,m2,n1,n2