【正文】 一個(gè)結(jié)論：知識必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助。因此，任何復(fù)雜的程序在一個(gè)單CPU 的計(jì)算機(jī)中的運(yùn)行，永遠(yuǎn)是單向和一維的。首先，通過對這門課程相關(guān)理論的學(xué)習(xí)，我掌握了EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識去解決實(shí)際的問題，此外，還得出一個(gè)結(jié)論：知識必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。實(shí)訓(xùn)心得通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助。調(diào)整，把日期時(shí)間調(diào)整到現(xiàn)在的日期時(shí)間上。architecture behav of kong is begin process(k)begin if k=39。12“選擇”系統(tǒng)源程序及其模塊library ieee。event and k2=39。entity tiao isport(m0,f0,s0,t0,y0:in std_logic。139。039。n1:out std_logic_vector(3 downto 0)。when “00000011” = a a a a a a a a a aNULL。039。begin process(clk)beginif clk39。entity yue isport(clk:in std_logic。when“11” =if Q2=2 and Q1=9 then Q2else coutend if。signal ab: std_logic_vector(1 downto 0)。entity tian isport(clk:in std_logic。if cq19 then cq1:=“0000”。q2:out std_logic_vector(3 downto 0)。cq1:=“0000”。begin if clk39。use 。用VHDL語言設(shè)計(jì)“月”系統(tǒng)。掌握系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器的應(yīng)用。因此彩燈控制電路需要一個(gè)能夠按一定規(guī)律輸出不同高低電平編碼信號的編碼發(fā)生器，同時(shí)還需要編碼發(fā)生器所要求的時(shí)序信號和控制信號。掌握使用eda（電子設(shè)計(jì)自動(dòng)化）工具設(shè)計(jì)模擬電路、數(shù)字電路的方法，了解系統(tǒng)設(shè)計(jì)的全過程。二． 實(shí)驗(yàn)說明 led數(shù)碼顯示器是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)常使用的一種顯示器件，因?yàn)樗?jīng)常顯 示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對實(shí)驗(yàn)里面所用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)。entity deco3to8 is port(s:in std_logic_vector(2 downto 0)。）3．單擊file 菜單下的new，選擇vhdl file，后單擊ok，（*.bdf）的文本（原理圖）文件。end mux4。在應(yīng)用中，設(shè)置一定的選擇標(biāo)志信號狀態(tài)即可得到相應(yīng)的某一路信號。熟悉eda開發(fā)的基本流程。在此狀態(tài)下測試：① 電路靜態(tài)工作點(diǎn)值；② 三極管的輸入、輸出特性曲線和?、rbe、rce值； ③ 電路的輸入電阻、輸出電阻和電壓增益； ④ 電路的頻率響應(yīng)曲線和fl、fh值。掌握eda設(shè)計(jì)的基本方法和步驟。在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識也是不夠的，只有把理論知識和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。最后祝愿甕老師身體健康，全家幸福。此外，還要在今后的課本理論知識學(xué)習(xí)過程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識這樣才能在以后出去工作的實(shí)踐過程中有所成果。同時(shí)，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會(huì)我做人的道理。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。復(fù)習(xí)鞏固單級放大電路的工作原理，掌握靜態(tài)工作點(diǎn)的選擇對電路的影響。、輸出特性曲線和?、rbe、rce值的實(shí)驗(yàn)圖，并給出測試結(jié)果?；颍涸诘刂沸盘柨刂葡拢瑥亩嗦份斎胄畔⒅羞x擇其中的某一路信息作為輸出的電路稱為數(shù)據(jù)選擇器。電路圖：四、實(shí)驗(yàn)程序 library ieee。描述的時(shí)候要注意vhdl語言的結(jié)構(gòu)和語法，并熟悉quartusⅱ的文本編輯器的使用方法。編譯。architecture behave of deco3to8 is begin with s select y通過在實(shí)驗(yàn)板上的操作，可以看到當(dāng)改變s2，s1，s0的值時(shí)，對應(yīng)的led燈會(huì)亮。它們的關(guān)系表格如下：下圖為譯碼器邏輯圖，請按圖進(jìn)行連線。s1==1(cp為高電平)有一功能，從sr端串入數(shù)據(jù)給q0，然后按q0q1q2q3依次右移。三、實(shí)訓(xùn)器材與場地：EDA實(shí)驗(yàn)箱、計(jì)算機(jī)，EDA實(shí)驗(yàn)室四、設(shè)計(jì)思路：先設(shè)計(jì)“秒”、“分”、“時(shí)”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時(shí)鐘走動(dòng)的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。用VHDL語言設(shè)計(jì)“調(diào)整”系統(tǒng)。m1:out std_logic_vector(3 downto 0)。 then cq1:=cq1+1。m1二十四進(jìn)制計(jì)數(shù)器源程序及其模塊library ieee。architecture behav of t24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。if cq2=2 and cq13 then cq2:=“0000”。t1:out std_logic_vector(3 downto 0)。139。end if。y2:out std_logic_vector(3 downto 0)。 thenq1if q1=9 then q139。end if。y1y2“年”系統(tǒng)源程序及其模塊library ieee。architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0)。end if。end process。fi,si,ti,yi,ni:out std_logic。end if。entity kong is port(k:in std_logic。模塊連接截圖：模塊是按照生活中的日歷與時(shí)鐘的走動(dòng)規(guī)律來連接的，“選擇”模塊的作用是讓時(shí)間和日期分屏顯示，“調(diào)整”模塊的作用是調(diào)整時(shí)間和日期的。在此次實(shí)訓(xùn)的過程中，我雖然碰到不少困難和問題，到最后還是經(jīng)過自己的不懈努力和在老師的指導(dǎo)與幫助下全部解決了。實(shí)訓(xùn)心得這次EDA實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)三種波形的整個(gè)過程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們在寫程序的同時(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。當(dāng)遇到了自己無法解決的困難與問題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問題的根源，才能解決問題，還請教老師給予指導(dǎo)和幫助。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。通過課程最后實(shí)驗(yàn)，我體會(huì)一些VHDL語言相對于其他編程語言的特點(diǎn)。相反的，每次做完實(shí)驗(yàn)之后，都會(huì)感覺自己收獲不少，每次都會(huì)有問題，因此，我認(rèn)為在老