【正文】 ”在這短暫的兩周實訓(xùn)中深深的感覺到了自己要學(xué)的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導(dǎo)致了這次實訓(xùn)不是進行的很順利，通過這次實訓(xùn)暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。第五篇：EDA實訓(xùn)心得實訓(xùn)心得本學(xué)期末我們進行了EDA實訓(xùn)，我們組做的是四路智能搶答器，不過本次實訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎(chǔ)上，運用Quartus軟件,對其進行波形以及功能的仿真。從整體上看來，實訓(xùn)課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學(xué)習(xí)和工作奠下了堅實的基礎(chǔ)。這不僅僅是由于VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。通過這次課程設(shè)計，培養(yǎng)了我們共同合作的能力。第三篇：EDA實訓(xùn)心得實訓(xùn)心得短暫的一周實訓(xùn)已經(jīng)過去了，對于我來說這一周的實訓(xùn)賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓(xùn)中我自己的一些心得體會。q:out std_logic。end。end process。use 。)。t1“月”系統(tǒng)源程序及其模塊library ieee。cout:out std_logic)。event and clk=39。cq2:=cq2+1。設(shè)計要求：在現(xiàn)實生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設(shè)計“年、月、日”系統(tǒng)時必須考慮它們之間的關(guān)系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設(shè)計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據(jù)，而這個實驗是8 路彩燈，那么就需要用量片或多篇74ls194級聯(lián)策劃了個多位寄存器，由于74ls194功能齊全，在實際中得到廣泛應(yīng)用，該寄存器在工作控制端的作用下，能實現(xiàn)穿行輸入并行輸出的轉(zhuǎn)換，當(dāng)s0s1=，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時，串行信號從地4位片的sr輸入，左移時，串行信號從高4位片的sl輸入。ⅱ：實訓(xùn)內(nèi)容：，兩種節(jié)拍交替運行。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進行仿真，驗證仿真結(jié)果是否正確； ，重新編譯； ，使用 led 進行顯示； ，觀察實驗結(jié)果并記錄；四． 實驗要求1．用vhdl語言編寫3/8譯碼器； 2．編寫3/8譯碼器模塊的源程序； 3．在quartusii平臺上仿真； 4．在實驗板上面實現(xiàn)這個3/8譯碼器。entity mux4 is port(a0, a1, a2, a3 :in std_logic。并給出電路的fl、fh值。在此誠摯地向甕老師致謝。本文基于verilog hdl的乒乓球游戲機設(shè)計，利用verilog hdl語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了cpld技術(shù)的基礎(chǔ)上，利用cpld開發(fā)工具對電路進行了設(shè)計和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴格的波形仿真，以確保功能正常。從整體上看來，實訓(xùn)課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學(xué)習(xí)和工作奠下了堅實的基礎(chǔ)。篇二：南京理工大學(xué)eda設(shè)計實驗報告摘 要通過實驗學(xué)習(xí)和訓(xùn)練，掌握基于計算機和信息技術(shù)的電路系統(tǒng)設(shè)計和仿真方法。三、實驗步驟實驗原理圖：飽和失真時波形：此時靜態(tài)工作點為：所以，i（bq）=i(cq)=u(beq)= u(ceq)= 截止失真時波形：此時靜態(tài)工作點為：所以，i(bq)=i(cq)=u(beq)= u(ceq)= 最大不失真時波形：篇三：eda實驗總結(jié)報告 數(shù)字eda實驗 實驗報告學(xué)院： 計算機科學(xué)與工程學(xué)院 專業(yè)： 通信工程 學(xué)號： 0941903207 姓名： 薛蕾 指導(dǎo)老師： 錢強實驗一 四選一數(shù)據(jù)選擇器的設(shè)計一、實驗?zāi)康氖煜uartus ii軟件的使用。s :in std_logic_vector(1 downto 0)。五、ｖｈｄｌ源程序： library ieee。演示花型3種：(1)從左向右順次序亮，全亮后逆次序漸滅；(2)從中間到兩邊對稱地漸亮，全亮后仍由中間向兩邊滅；(3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。第二篇：EDA實訓(xùn)報告《EDA技術(shù)及其應(yīng)用》實 訓(xùn) 報 告班 級 08級電子信息工程技術(shù)2班 姓 名 學(xué) 號指導(dǎo)教師2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機械電子工程系目錄一、實訓(xùn)名稱????????????????3二、實訓(xùn)目的????????????????3三、實訓(xùn)器材、場地?????????????3四、設(shè)計思想????????????????3五、設(shè)計任務(wù)與要求、設(shè)計源程序與模塊????3設(shè)計任務(wù)????????????????3 設(shè)計要求????????????????4 設(shè)計源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實訓(xùn)方法????????????????16七、實訓(xùn)心得體會??????????????16一、實訓(xùn)名稱：百年歷的設(shè)計與制作二、實訓(xùn)目的：掌握VHDL設(shè)計數(shù)字系統(tǒng)的應(yīng)用。在現(xiàn)實生活中，日期和時間在不同的地方時間不同，故需設(shè)計一個“調(diào)整”系統(tǒng)用來調(diào)整日期及時間。end if。139。end tian。use 。q2end if。entity nian isport(clk:in std_logic。process(clk)begin if clk39。architecture behav of tiao is signal a:std_logic_vector(3 downto 0)。a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0))。一周的實訓(xùn)已經(jīng)過去了，我們在老師提供的實踐平臺上通過自己的實踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學(xué)到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設(shè)計思路和方法，我想這些會對我今后的學(xué)習(xí)起到很大的助推作用。但是此次設(shè)計中參考了其他程序段實際思想，顯示出我們在程序設(shè)計方面還有不足之處。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨立、互不相關(guān)的，也可以是互為因果的。通過此次的實訓(xùn)課題，掌握了制作乒乓球游戲機技術(shù)的原理及設(shè)計要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細心的為每個學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。我們組搶答器的設(shè)計要求是：可容納四組參賽者，每組設(shè)置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復(fù)位端RST，加分按鈕端ADD，計時預(yù)置控制端LDN，計時使能端EN，計時預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的