【正文】 與滅。演示花型3種：(1)從左向右順次序亮，全亮后逆次序漸滅；(2)從中間到兩邊對稱地漸亮，全亮后仍由中間向兩邊滅；(3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。在以后的實習中一定要先找好好用的實驗箱。五、ｖｈｄｌ源程序： library ieee。所用器件eda實驗箱、ep1k10tc1003器件。s :in std_logic_vector(1 downto 0)。d0、ddd3 ：輸入數(shù)據(jù) aa0 ：地址變量由地址碼決定從４路輸入中選擇哪１路輸出。三、實驗步驟實驗原理圖：飽和失真時波形：此時靜態(tài)工作點為：所以，i（bq）=i(cq)=u(beq)= u(ceq)= 截止失真時波形：此時靜態(tài)工作點為：所以，i(bq)=i(cq)=u(beq)= u(ceq)= 最大不失真時波形：篇三：eda實驗總結報告 數(shù)字eda實驗 實驗報告學院： 計算機科學與工程學院 專業(yè)： 通信工程 學號： 0941903207 姓名： 薛蕾 指導老師： 錢強實驗一 四選一數(shù)據(jù)選擇器的設計一、實驗目的熟悉quartus ii軟件的使用。(調(diào)節(jié)電位計)，觀察電路出現(xiàn)飽和失真和截止失真的輸出信號波形，并測試對應的靜態(tài)工作點值。篇二：南京理工大學eda設計實驗報告摘 要通過實驗學習和訓練，掌握基于計算機和信息技術的電路系統(tǒng)設計和仿真方法。通過這次課程設計，培養(yǎng)了我們共同合作的能力。從整體上看來，實訓課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。第一篇：EDA實訓報告總結實訓心得短暫的一周實訓已經(jīng)過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。本文基于verilog hdl的乒乓球游戲機設計，利用verilog hdl語言編寫程序實現(xiàn)其波形數(shù)據(jù)功能在分析了cpld技術的基礎上，利用cpld開發(fā)工具對電路進行了設計和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴格的波形仿真，以確保功能正常。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。在此誠摯地向甕老師致謝。關鍵字：電路 仿真 multisim 負反饋 階梯波目 次實驗一?????????????????????????????????? 1 實驗二??????????????????????????????? 11 實驗三?????????????????????????????? 17 實驗一 單級放大電路的設計與仿真一、實驗目的，要求信號源頻率5khz(峰值10mv)，電壓增益大于50。并給出電路的fl、fh值。4選1數(shù)據(jù)選擇器：（1）原理框圖：如右圖。entity mux4 is port(a0, a1, a2, a3 :in std_logic。將程序下載到實驗箱上分別用按鍵和led作為輸入和輸出對結果進行驗證，進一步熟悉所用eda實驗箱系統(tǒng)。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進行仿真，驗證仿真結果是否正確； ，重新編譯； ，使用 led 進行顯示； ，觀察實驗結果并記錄；四． 實驗要求1．用vhdl語言編寫3/8譯碼器； 2．編寫3/8譯碼器模塊的源程序； 3．在quartusii平臺上仿真； 4．在實驗板上面實現(xiàn)這個3/8譯碼器。在本次實驗中我覺得軟件應用仿真比較簡單，只是實驗箱不好用，找了好幾個才找到一個能用的實驗箱，浪費了好多時間。ⅱ：實訓內(nèi)容：，兩種節(jié)拍交替運行。序列信號規(guī)律的不同便會產(chǎn)生不同的花型。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據(jù)，而這個實驗是8 路彩燈，那么就需要用量片或多篇74ls194級聯(lián)策劃了個多位寄存器，由于74ls194功能齊全，在實際中得到廣泛應用，該寄存器在工作控制端的作用下，能實現(xiàn)穿行輸入并行輸出的轉換，當s0s1=，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時，串行信號從地4位片的sr輸入，左移時，串行信號從高4位片的sl輸入。用VHDL語言設計“分鐘” 即六十進制計數(shù)器。設計要求：在現(xiàn)實生活中，年份有平閏之分，當平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設計“年、月、日”系統(tǒng)時必須考慮它們之間的關系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。cout:out std_logic)。cq2:=cq2+1。use 。event and clk=39。cout“日”系統(tǒng)源程序及其模塊library ieee。cout:out std_logic)。abcase ab iswhen“00” =if Q2=3 and Q1=1 then Q2else coutend if。t1“月”系統(tǒng)源程序及其模塊library ieee。end yue。)。process(clk)beginq1q2when “00000001” = awhen “00000010” =if run=39。use 。event and clk=39。end process?！罢{(diào)整”系統(tǒng)源程序及其模塊library ieee。end。end case。q:out std_logic。六、實訓方法設計每個小系統(tǒng)，調(diào)試、仿真、生成模塊。第三篇：EDA實訓心得實訓心得短暫的一周實訓已經(jīng)過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。從整體上看來，實訓課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過這次課程設計，培養(yǎng)了我們共同合作的能力。第四篇：EDA實訓心得體會EDA實訓心得體會經(jīng)過一周的EDA實訓，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實用性。這不僅僅是由于VHDL 作為一種硬件描述語言的學習需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標芯片基本結構方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。EDA實訓心得體會篇【二】短暫的一周實訓已經(jīng)過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。從整體上看來，實訓課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過這次課程設計，培養(yǎng)了我們共同合作的能力。第五篇：EDA實訓心得實訓心得本學期末我們進行了EDA實訓，我們組做的是四路智能搶答器，不過本次實訓與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎上，運用Quartus軟件,對其進行波形以及功能的仿真。上網(wǎng)查資料、問同學、圖書館查資料、問老師、自己想辦法，其實最有效的方法還是自己去想那樣學到的東西才會更加的深刻記得時間也是最長的，他人的幫助當然是很好的，但只是暫時的要想真正的學到東西還是要靠自己去想辦法。”在這短暫的兩周實訓中深深的感覺到了自己要學的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導致了這次實訓不是進行的很順利，通過這次實訓暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應該努力的學習。