【正文】 內(nèi)容實驗原理數(shù)據(jù)選擇器在實際中得到了廣泛的應(yīng)用，尤其是在通信中為了利用多路信號中的一路，可以采用數(shù)據(jù)選擇器進行選擇再對該路信號加以利用。4選1數(shù)據(jù)選擇器：（1）原理框圖：如右圖。這就是數(shù)據(jù)選擇器的實現(xiàn)原理。entity mux4 is port(a0, a1, a2, a3 :in std_logic。architecture archmux of mux4 is begin y 五、運行結(jié)果六．實驗總結(jié)真值表分析：當(dāng)js=0時，a1,a0取00,01,10,11時，分別可取d0,d1,d2,：eda實習(xí)報告中國地質(zhì)大學(xué)（武漢）實習(xí)名稱 ：專 業(yè)： 班級序號： 姓 名： 指導(dǎo)教師：實驗一 3/8 譯碼器的實現(xiàn)一． 實驗?zāi)康?． 學(xué)習(xí)quartusⅱ 的基本操作； 2． 熟悉教學(xué)實驗箱的使用； 3． 設(shè)計一個3/8 譯碼器； 4． 初步掌握vhdl語言和原理圖的設(shè)計輸入，編譯，仿真和調(diào)試過程；二． 實驗說明.本次實驗要求應(yīng)用vhdl語言實現(xiàn)一個3/8 譯碼器。將程序下載到實驗箱上分別用按鍵和led作為輸入和輸出對結(jié)果進行驗證，進一步熟悉所用eda實驗箱系統(tǒng)。此vhd文件名必須與設(shè)計實體名相同。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進行仿真，驗證仿真結(jié)果是否正確； ，重新編譯； ，使用 led 進行顯示； ，觀察實驗結(jié)果并記錄；四． 實驗要求1．用vhdl語言編寫3/8譯碼器； 2．編寫3/8譯碼器模塊的源程序； 3．在quartusii平臺上仿真； 4．在實驗板上面實現(xiàn)這個3/8譯碼器。輸入端3個端口 y:out std_logic_vector(7 downto 0))。在本次實驗中我覺得軟件應(yīng)用仿真比較簡單，只是實驗箱不好用，找了好幾個才找到一個能用的實驗箱，浪費了好多時間。led數(shù)碼顯示器分為共陰和共陽兩種，本實驗使用的是共陰的連接，高電平有效。ⅱ：實訓(xùn)內(nèi)容：，兩種節(jié)拍交替運行。熟練掌握multisim 2001軟件的基本操作及繪制原理圖和進行電路仿真的一般方法通過對系統(tǒng)電路設(shè)計與制作，進一步鞏固所學(xué)的理論知識，提高分析問題和解決問題的能力。序列信號規(guī)律的不同便會產(chǎn)生不同的花型。綜上所述，彩燈控制器應(yīng)該由定時電路、控制電路、編碼發(fā)生器電路以及驅(qū)動電路組成。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據(jù)，而這個實驗是8 路彩燈，那么就需要用量片或多篇74ls194級聯(lián)策劃了個多位寄存器，由于74ls194功能齊全，在實際中得到廣泛應(yīng)用，該寄存器在工作控制端的作用下，能實現(xiàn)穿行輸入并行輸出的轉(zhuǎn)換，當(dāng)s0s1=，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時，串行信號從地4位片的sr輸入，左移時，串行信號從高4位片的sl輸入。明確設(shè)計任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過程及領(lǐng)域。用VHDL語言設(shè)計“分鐘” 即六十進制計數(shù)器。用VHDL語言設(shè)計“年”系統(tǒng)。設(shè)計要求：在現(xiàn)實生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設(shè)計“年、月、日”系統(tǒng)時必須考慮它們之間的關(guān)系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設(shè)計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。use 。cout:out std_logic)。event and clk=39。cq2:=cq2+1。coutend if。use 。cout:out std_logic)。event and clk=39。cq2:=cq2+1。cout“日”系統(tǒng)源程序及其模塊library ieee。a: in std_logic。cout:out std_logic)。begin process(clk,a,b)begin if clk39。abcase ab iswhen“00” =if Q2=3 and Q1=1 then Q2else coutend if。when others =null。t1“月”系統(tǒng)源程序及其模塊library ieee。run:in std_logic。end yue。event and clk=39。)。)。process(clk)beginq1q2when “00000001” = awhen “00000010” =if run=39。end case。use 。n2:out std_logic_vector(3 downto 0))。event and clk=39。)。end process。 thenqif q=4 then runelse runend if。“調(diào)整”系統(tǒng)源程序及其模塊library ieee。k2:in std_logic。end。139。end case。use 。q:out std_logic。139。六、實訓(xùn)方法設(shè)計每個小系統(tǒng)，調(diào)試、仿真、生成模塊。按選擇鍵切換屏顯時間和日期。第三篇：EDA實訓(xùn)心得實訓(xùn)心得短暫的一周實訓(xùn)已經(jīng)過去了，對于我來說這一周的實訓(xùn)賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓(xùn)中我自己的一些心得體會。總的來說，這次實訓(xùn)我收獲很大。從整體上看來，實訓(xùn)課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學(xué)習(xí)和工作奠下了堅實的基礎(chǔ)。對編程軟件的界面及操作有了更好的熟悉。通過這次課程設(shè)計，培養(yǎng)了我們共同合作的能力。本次設(shè)計過程中得到我們老師的悉心指導(dǎo)。第四篇：EDA實訓(xùn)心得體會EDA實訓(xùn)心得體會經(jīng)過一周的EDA實訓(xùn)，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實用性。實現(xiàn)這種進步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。這不僅僅是由于VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。因而程序設(shè)計者也幾乎只需以一維的思維模式就可以編程和工作了。EDA實訓(xùn)心得體會篇【二】短暫的一周實訓(xùn)已經(jīng)過去了，對于我來說這一周的實訓(xùn)賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓(xùn)中我自己的一些心得體會。總的來說，這次實訓(xùn)我收獲很大。從整體上看來，實訓(xùn)課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學(xué)習(xí)和工作奠下了堅實的基礎(chǔ)。對編程軟件的界面及操作有了更好的熟悉。通過這次課程設(shè)計，培養(yǎng)了我們共同合作的能力。本次設(shè)計過程中得到我們老師的悉心指導(dǎo)。第五篇：EDA實訓(xùn)心得實訓(xùn)心得本學(xué)期末我們進行了EDA實訓(xùn)，我們組做的是四路智能搶答器，不過本次實訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎(chǔ)上，運用Quartus軟件,對其進行波形以及功能的仿真。在不停的重復(fù)的編譯、改錯。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法，其實最有效的方法還是自己去想那樣學(xué)到的東西才會更加的深刻記得時間也是最長的，他人的幫助當(dāng)然是很好的，但只是暫時的要想真正的學(xué)到東西還是要靠自己去想辦法。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實驗室的同學(xué)說是頂層文件有問題。”在這短暫的兩周實訓(xùn)中深深的感覺到了自己要學(xué)的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導(dǎo)致了這次實訓(xùn)不是進行的很順利，通過這次實訓(xùn)暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。本次設(shè)計過程中得到我們老師的悉心指導(dǎo)。