【正文】 本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。于是又開始了檢查修改，可是弄了好長(zhǎng)時(shí)間也沒有弄明白，最后找了一個(gè)在實(shí)驗(yàn)室的同學(xué)說是頂層文件有問題。在不停的重復(fù)的編譯、改錯(cuò)。本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。對(duì)編程軟件的界面及操作有了更好的熟悉?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。因而程序設(shè)計(jì)者也幾乎只需以一維的思維模式就可以編程和工作了。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。對(duì)編程軟件的界面及操作有了更好的熟悉。總的來說，這次實(shí)訓(xùn)我收獲很大。按選擇鍵切換屏顯時(shí)間和日期。139。use 。139。k2:in std_logic。 thenqif q=4 then runelse runend if。)。n2:out std_logic_vector(3 downto 0))。end case。)。event and clk=39。run:in std_logic。when others =null。begin process(clk,a,b)begin if clk39。a: in std_logic。cq2:=cq2+1。cout:out std_logic)。coutend if。event and clk=39。use 。用VHDL語言設(shè)計(jì)“年”系統(tǒng)。明確設(shè)計(jì)任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過程及領(lǐng)域。綜上所述，彩燈控制器應(yīng)該由定時(shí)電路、控制電路、編碼發(fā)生器電路以及驅(qū)動(dòng)電路組成。熟練掌握multisim 2001軟件的基本操作及繪制原理圖和進(jìn)行電路仿真的一般方法通過對(duì)系統(tǒng)電路設(shè)計(jì)與制作，進(jìn)一步鞏固所學(xué)的理論知識(shí)，提高分析問題和解決問題的能力。led數(shù)碼顯示器分為共陰和共陽兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。輸入端3個(gè)端口 y:out std_logic_vector(7 downto 0))。此vhd文件名必須與設(shè)計(jì)實(shí)體名相同。architecture archmux of mux4 is begin y 五、運(yùn)行結(jié)果六．實(shí)驗(yàn)總結(jié)真值表分析：當(dāng)js=0時(shí)，a1,a0取00,01,10,11時(shí)，分別可取d0,d1,d2,：eda實(shí)習(xí)報(bào)告中國地質(zhì)大學(xué)（武漢）實(shí)習(xí)名稱 ：專 業(yè)： 班級(jí)序號(hào)： 姓 名： 指導(dǎo)教師：實(shí)驗(yàn)一 3/8 譯碼器的實(shí)現(xiàn)一． 實(shí)驗(yàn)?zāi)康?． 學(xué)習(xí)quartusⅱ 的基本操作； 2． 熟悉教學(xué)實(shí)驗(yàn)箱的使用； 3． 設(shè)計(jì)一個(gè)3/8 譯碼器； 4． 初步掌握vhdl語言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過程；二． 實(shí)驗(yàn)說明.本次實(shí)驗(yàn)要求應(yīng)用vhdl語言實(shí)現(xiàn)一個(gè)3/8 譯碼器。這就是數(shù)據(jù)選擇器的實(shí)現(xiàn)原理。二、實(shí)驗(yàn)原理及內(nèi)容實(shí)驗(yàn)原理數(shù)據(jù)選擇器在實(shí)際中得到了廣泛的應(yīng)用，尤其是在通信中為了利用多路信號(hào)中的一路，可以采用數(shù)據(jù)選擇器進(jìn)行選擇再對(duì)該路信號(hào)加以利用。二、實(shí)驗(yàn)要求。multisim常用分析方法：直流工作點(diǎn)分析、直流掃描分析、交流分析。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了verilog hdl語言的結(jié)構(gòu)，語言規(guī)則和語言類型。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。對(duì)編程軟件的界面及操作有了更好的熟悉。本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。掌握設(shè)計(jì)電路參數(shù)的方法。、截止失真和不失真且信號(hào)幅度盡可能大時(shí)的輸出信號(hào)波形圖，并給出三種狀態(tài)下電路靜態(tài)工作點(diǎn)值。從多路輸入信號(hào)中選擇其中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器。三．實(shí)驗(yàn)內(nèi)容分別采用原理圖和vhdl語言的形式設(shè)計(jì)4選1數(shù)據(jù)選擇器對(duì)所涉及的電路進(jìn)行編譯及正確的仿真。3/8 譯碼器的邏輯功能如下：本實(shí)驗(yàn)要求使用vhdl語言描述3/8譯碼器，并在實(shí)驗(yàn)平臺(tái)上面實(shí)現(xiàn)這個(gè)譯碼器。另外，如果已經(jīng)有設(shè)計(jì)文件存在，可以按file 菜單里面的open 來選擇你的文件。輸出端7個(gè)端口 end entity。輸入信號(hào)為d0，d1，d2，d3，相應(yīng)的輸出8段為a、b、c、d、e、f、g、dp。通過此次實(shí)訓(xùn)，引導(dǎo)學(xué)生提高和培養(yǎng)自身創(chuàng)新能力，為后續(xù)課程的學(xué)習(xí)，畢業(yè)設(shè)計(jì)制作以及畢業(yè)后的工作打下堅(jiān)實(shí)的基礎(chǔ)。： 74ls194具有雙向移位，并行輸入/輸出，保持?jǐn)?shù)據(jù)和請(qǐng)您功能，其中s1,s0為工作方式控制端，sl/sr為左移/右移數(shù)據(jù)輸入端，,為并行數(shù)據(jù)輸入端，q0q3依次為由低位到高位的4位輸出端，當(dāng)cr非等于零時(shí)，清零，無論其他輸入如何，寄存器清零，由4 中工作方式：當(dāng)cr非等于1時(shí)，s1=s2=0，且cp為低電平，保持功能q0q3保持不變，且與cp,sr,sl信號(hào)無關(guān)。理解百年歷的設(shè)計(jì)原理及分析方法。用VHDL語言設(shè)計(jì)“選擇”系統(tǒng)。entity t60 is port(clk:in std_logic。139。end if。end t24。end if。b:in std_logic。event and clk=39。end case。y1:out std_logic_vector(3 downto 0)。139。coutelse coutend if。end process。end nian。q2if q1=9 and q2=9then q1end if。end if。k3:in std_logic。 thenaif a=5then aend if。use 。 thena0a0end。七、實(shí)訓(xùn)心得體會(huì)：通過本次EDA課程設(shè)計(jì)實(shí)訓(xùn)，在了解到百年歷的基本原理的同時(shí)，我還熟練掌握了Quartus II 軟件的使用方法，學(xué)會(huì)了怎么設(shè)計(jì)一個(gè)完整的系統(tǒng)，并且意識(shí)到作為二十一世紀(jì)的跨世紀(jì)電子信息工程專業(yè)人才，這些軟硬件的應(yīng)用操作常識(shí)是必不可少的。同時(shí)，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個(gè)晶體管；后者的核心就是電子設(shè)計(jì)自動(dòng)化EDA技術(shù),由于本門課程是一門硬件學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。在學(xué)習(xí)的過程中，我深深體會(huì)到，學(xué)習(xí)不單單要將理論知識(shí)學(xué)扎實(shí)了，更重要的是實(shí)際動(dòng)手操作能力，學(xué)完了課本知識(shí)，我并沒有覺得自己有多大的提高，感覺學(xué)到的很沒用，我們現(xiàn)在學(xué)到的還很少，只是編寫一些簡(jiǎn)單的程序。同時(shí)，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。拿著EDA修改稿、資料書檢查出錯(cuò)的地方，一邊又一遍的校對(duì)分析其中的錯(cuò)誤。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥，時(shí)刻在幫助著我們?nèi)ヌ岣咦约?。?shí)訓(xùn)只要你認(rèn)真做了都是對(duì)自己能力一次很大的提高。剛開始的時(shí)候是源程序中的錯(cuò)誤一直在那改，好不容易幾個(gè)模塊中的錯(cuò)誤都一個(gè)個(gè)排除了，但當(dāng)把他們放到一起時(shí)問題就又出現(xiàn)了。實(shí)訓(xùn)的第一天我們組三個(gè)人就開始對(duì)搶答器的各部分源程序進(jìn)行調(diào)試，由于剛開始對(duì)于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改程序中的錯(cuò)誤。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題，此外，還得出