【正文】 R 數(shù)字濾波器 的比較 首先，從性能上來說， IIR 濾波器傳輸函數(shù)的極點(diǎn)可位于單位圓內(nèi)的任何地方，因此可用較低的階數(shù)獲得較高的選擇性，所用的存貯單元少，所以經(jīng)濟(jì) 7 而效率高。選擇性越好，則相位非線性越嚴(yán)重。 從結(jié)構(gòu)上看， IIR 濾波器必須采用遞歸結(jié)構(gòu)，極點(diǎn)位置必須在單位圓內(nèi)，否則系統(tǒng)將不穩(wěn)定。相反， FIR 濾波器主要采用非遞歸結(jié)構(gòu)，不論在理論上還是實(shí)際的有限精度運(yùn)算中都不存在穩(wěn)定性問題，運(yùn)算誤差也較小。 從設(shè)計(jì)工具看， IIR 濾波器可以借助于模擬濾波器的成果，因此一般都有有 效的封閉形式的設(shè)計(jì)公式可供準(zhǔn)確計(jì)算，計(jì)算工作量比較小，對計(jì)算工具的要求不高。窗口法雖然僅僅對窗口函數(shù)可以給出計(jì)算公式，但計(jì)算通帶阻帶衰減等仍無顯示表達(dá)式。 另外，也應(yīng)看到， IIR 濾波器雖然設(shè)計(jì)簡單，但主要是用于設(shè)計(jì)具有片段常數(shù)特性的濾波器，如低通、高通、帶通及帶阻等，往往脫離不了模擬濾波器的格局。 從上面的簡單比較我們可以看到 IIR 與 FIR 濾波器各有所長，所以在實(shí)際應(yīng)用時應(yīng)該從多方面考慮來加以選擇。當(dāng)然，在實(shí)際應(yīng)用 8 中應(yīng)考慮經(jīng)濟(jì)上的要求以及計(jì)算工具的 條件等多方面的因素。數(shù)字濾波器的頻響特性函數(shù) H(ejw)一般為復(fù)函數(shù)，所以通常表示為： 其中， |H（ ejw） |稱為幅頻特性函數(shù)：θ（ w）稱為相頻特性函數(shù)，幅頻特性表示信號通過該濾波器后各頻率成分的衰減情況，而相頻特性反映各頻率通濾波器后在時間上的延時情況。而對線性相位特性的濾波器，一般用 FIR 數(shù)字濾波器設(shè)計(jì)實(shí)現(xiàn)。 圖 低通濾波器的技術(shù)要求 圖中ω p和ω N分別為通帶邊界頻率；δ 1和δ 2分別為通帶波紋和阻帶波紋；允許的衰減一般用 dB數(shù)表示，通帶內(nèi)所允許的最大衰減（ dB） 的阻帶內(nèi)允許的最小衰減 （ dB）分別為α P和α N表示： 9 一般要求： 當(dāng) 0≤ |ω |≤ω P時， 20lg|H(ejw)|≤α P； 當(dāng)ω S≤ |ω |≤π時，α S≤ 20lg|H(ejw)|。以往使用的 Matlab 工具僅僅作為 DSP 算法的建模和基于純數(shù)學(xué)的仿真，其數(shù)學(xué)模型無法為硬件 DSP 應(yīng)用系統(tǒng)直接產(chǎn)生實(shí)用的程序代碼，仿真 測試 的結(jié)果也往往是基于數(shù)學(xué)的算法結(jié)果。而 對于 DSP Builder 而言，它作為 Matlab 的一個Simulink 工具箱 ，使得用 FPGA 設(shè)計(jì)的 DSP 系統(tǒng)完全可以通過 Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級仿真。 MATLAB 簡介 MATLAB 的名稱源自 Matrix Laboratory，它是一種科學(xué)計(jì)算軟件，專門以矩陣的形式處理數(shù)據(jù)。 目前 MATLAB 產(chǎn)品族可以用來進(jìn)行：數(shù)值分析 、 數(shù)值和符號計(jì)算 、 工程與科學(xué)繪圖 、 控制系統(tǒng)的設(shè)計(jì)與仿真 、 數(shù)字圖像處理 、 數(shù)字信號處理 、 通訊系統(tǒng)設(shè)計(jì)與仿真 、 財(cái)務(wù)與金融工程 。 Altera Quartus II （ ）設(shè)計(jì) 軟件 是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II軟件評估 HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。改進(jìn)了軟件的LogicLock 模塊 設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。為了能夠順利完成本次設(shè)計(jì)，安裝這三個軟件時需要注意的是： 雙擊 軟件安裝包 里的 setup，按提示步驟去安裝軟件，完成后還需要留意 license 是否匹配。將 dsp builder 的 和 Quartus 的 兩者的 路徑 都 加到 LM_LICENSE_FILE 里 ， 多個路徑之間用分號 。這樣， “Licensed AMPP/MegaCore functions” 中即包含了 dsp builder 模塊，又包含了原來Quartus 的模塊，如圖 ： 11 圖 Options界 面 此時 進(jìn)入 matlab/simulink， 運(yùn)行一個實(shí)例， 打開 SignalCompiler，如果其功能能夠?qū)崿F(xiàn)則說明軟件安裝成功。 IIR濾波器和 FIR濾波器的設(shè)計(jì)方法是很不同的。其設(shè)計(jì)步驟是：先設(shè)計(jì)模擬濾波器得到傳輸函數(shù) Ha（ s），然后將 Ha（ s）按某種方法轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù) H（ z）。另一類是直接在頻域或者時域中進(jìn)行設(shè)計(jì)的，由于要解聯(lián)立方程，設(shè)計(jì)師需要計(jì)算機(jī)作輔助設(shè)計(jì)。還有一種比較有效的方法是切比雪夫等波紋逼近法，需通過計(jì)算機(jī)輔助設(shè)計(jì)完成。當(dāng)然，也可以采用 IIR 濾波器，但必須使用全通網(wǎng)絡(luò)對其非線性相位特性進(jìn)行相位校正，這樣增加了設(shè)計(jì)與現(xiàn)實(shí)的復(fù)雜性。 實(shí)現(xiàn)方案 目前濾波器的實(shí)現(xiàn)方法有三種：利用單片通用集成電路、 DSP 器件和可編程邏輯器件實(shí)現(xiàn)。 但這種芯片的開發(fā)周期長、 開發(fā)成本高，特別是在功能重構(gòu)以及應(yīng)用性修正上缺乏靈活性，正在逐漸失去其實(shí)用性。 DSP 處理器 在硬件結(jié)構(gòu)上不斷改進(jìn)， 但 并沒有擺脫傳統(tǒng)CPU 的工作模式。 面對當(dāng)今迅速變化的 DSP應(yīng)用市場，特別是面對現(xiàn)代通信技術(shù)的發(fā)展， DSP 處理器早已顯得力不從心。 DSP 處理器的這種固定的硬件結(jié)構(gòu)特別不適合于當(dāng)前許多要求能進(jìn)行結(jié)構(gòu)特性隨時變更的應(yīng)用場合，即所謂面向用戶型的 DSP 系統(tǒng)，或可重配置型的 DSP 應(yīng)用系統(tǒng) (Customized DSP 或Reconfigurable DSP 等 )， 如軟件無線電、醫(yī)用設(shè)備、導(dǎo)航、工業(yè)控制等方面。 3） FPGA（現(xiàn)場可編程門陣列）器件 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 的 概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部線（ Interconnect）三個部分。它還具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。如圖 所示，在并行工作方面， FPGA 與 ASIC/ASSP 相當(dāng)，遠(yuǎn)優(yōu)于 DSP處理器。而在順序執(zhí)行方面， FPGA 也比 DSP 處理器快，因?yàn)?FPGA 中可以使用各種狀態(tài)機(jī)，或使用嵌入式微處理器來完成，并且，每一順序工作的時鐘 周期中都能同時并 14 行完成許多執(zhí)行，而 DSP 處理器卻不能。 圖 DSP處理器順序工作方式與 FPGA的并行工作方式 綜上所述，單片通用 集成電路 使用方便，但由于字長和階數(shù)的規(guī)格較少，不能完全滿足實(shí)際需要。 而 FPGA 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務(wù)，相對于串行運(yùn)算為主導(dǎo)的通用 DSP 芯片來說，其并行性和可擴(kuò)展性更好。現(xiàn)在這個問題得到了解決，使 FPGA 在數(shù)字信號處理方面有了長足的發(fā)展。 乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作D S P 引擎F P G A 器件( 并 行 工 作 方 式 )1 個 時 鐘 并 行 操 作順序 ( 串行 ) 操作n 個 時 鐘傳統(tǒng) D S P 處 理 器( 順 序 工 作 方 式 )存 儲 器乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作 15 圖 基于 FPGA的系統(tǒng)級開發(fā)流程 頂層的開發(fā)工具就是 MATLAB /Simulink，整個開發(fā) 過程 程真正實(shí)現(xiàn)了自頂向下的設(shè)計(jì)流程，包括 DSP系統(tǒng)的建模、系統(tǒng)級仿真、設(shè)計(jì)模型向 VHDL 硬件描述語言代碼的轉(zhuǎn)換、 RTL 級功能仿真測試、編譯適配和布局布線、時序?qū)崟r仿真，直至對 DSP 目標(biāo)器件的編程配置。F P G AD S P 系 統(tǒng) 實(shí) 現(xiàn)M A T L A B/ S i m u l i n k 建模 / 仿真VHDL 轉(zhuǎn)換 / 邏 輯 綜 合 / 功 能 仿 真 /編 譯 適 配 / 時 序 實(shí) 時 仿 真 / 硬 件 配 置D S P 系 統(tǒng) 建 模D S P Bu i l d er綜合、適配布線、布局( Q u ar t u s I I )基于 IP 核的D S P 庫 16 4． FIR 設(shè)計(jì)實(shí)例 FIR 數(shù)字濾波器原理 FIR 數(shù)字 濾波器 在 數(shù)字信號處理 的各種應(yīng)用中發(fā)揮著十分重要的作用，它能夠提供理想的線性相位響應(yīng)，在整個頻帶上獲得常數(shù)群時延，從而得到零失真輸出信號，同時它可以采用十分簡單的算法予以實(shí)現(xiàn)。在采用 VHDL 或 VerilogHDL 等硬件描述語言設(shè)計(jì)數(shù)字濾波器時。在此，采用一種基于 DSP Builder 的 FPGA 設(shè)計(jì)方法，使 FIR 濾波器 設(shè)計(jì)較為簡單易行，并能滿足設(shè)計(jì)要求。濾波器就是尋求一個可實(shí)現(xiàn)的系統(tǒng)函數(shù) H(z)，使其頻率響應(yīng) H(ejω) 滿足所希望得到的頻域信號，也可以用卷積的形式來表示： y(n)=z(n)*h(n) FIR 濾波器參數(shù)選取 采用 Matlab 提供的濾波器專用設(shè)計(jì)工具 FDAtool 仿真設(shè)計(jì)的濾波器 ，可滿足要求的 FIR 濾波器幅頻特性，由于浮點(diǎn)小數(shù)在 FPGA 中實(shí)現(xiàn)得比較困難，且代價太大，因而需要將濾波器的系數(shù)和輸人數(shù)據(jù)轉(zhuǎn)化為整數(shù)，其中量化后的系統(tǒng)可以在 Matlab 主窗口中直接轉(zhuǎn)化，對于輸入數(shù)據(jù)，乘以 28的增益用 Altbus 控制位寬轉(zhuǎn)化為整數(shù)輸入。 DSP Builder設(shè)計(jì)流程的第一步是在 Matlab／ Simulink 中進(jìn)行設(shè)計(jì)輸入的，即在 Matlab 的Simulink 環(huán)境中建立一個 MDL模型文件， 如圖 所示， 用圖形方式調(diào)用 DSP Builder 和其他 Simulink 庫中的圖形模塊，構(gòu)成 4 階 FIR 濾波器節(jié) ， 如圖 所示。 雙擊 SignalCompiler 可對以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語言。若有錯誤（ Error）存在， SignalCompiler 就會停止分析過程，并把錯誤信息顯示在 Matlab 主窗口“ Command Window”命令窗口中；反之，在分析過程結(jié)束后，打開SignalCompiler 窗口（如圖 所示），如果有警告（ Warning）存在，同錯誤一樣把警告信息顯示在命令窗口。 按上述流程，點(diǎn)擊 圖標(biāo)，完成 Simulink 文件（ *.mdl）到 VHDL 文件的轉(zhuǎn)換。 16 階 FIR濾波器模型的建立 建 立一個新的 DSP Builder 模型，將上述 4階 FIR濾波器模型建立子系統(tǒng)（ SubSystem） ,將子系統(tǒng)更名為 fir4tap， fir4tap 的內(nèi)部結(jié)構(gòu)如圖 所示。前一級的輸出窗口 x4 接后一級的x輸入端口，并附上 16 個常數(shù)端口，作為 FIR濾波器系數(shù)的輸入。 修改其 Mask 參數(shù)：選中子系統(tǒng)模型，然后選擇菜單“ Edit”中的，在對話框中選擇“ Documentation”選項(xiàng)頁， 20 設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集），如圖 所示。 設(shè)計(jì)好的 16階 FIR 濾波器如圖 所示。 在此利用 MATLAB 來完成 FIR 濾波器系數(shù)的確定。 圖 FDATool界面 在 FDATool 界面的相應(yīng)位置 輸入該低通 濾波器 的參數(shù)， 并點(diǎn)擊 design 完成濾波器的 設(shè)計(jì) ， 如圖 所示。 圖 FIR濾波器的幅頻響應(yīng) 23 圖 FIR濾波器的相頻響應(yīng) 圖 幅頻響應(yīng)與相頻響應(yīng)的比較 圖 FIR濾波器的沖激響應(yīng) 圖 FIR濾波器的階躍響應(yīng) 24 圖 FIR濾波器的零極點(diǎn) 圖 FIR濾波器系數(shù) 圖 FIR 濾波器的量化 （ 3）修改 FIR 濾波器模型添加參數(shù)：把計(jì)算出的系數(shù)逐個填入到 FIR 濾波器模型中，如圖 所示 。 25 圖 16階低通 FIR濾波器 生成 VHDL 文件并用 Synplify 進(jìn)行綜合 （ 1） 雙擊 SignalCompiler， 對以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語言 ， 如圖 所示。在進(jìn)行綜合這一步 26 驟之前，還需要把 mdl 轉(zhuǎn)換成 VHDL。 圖 選擇 synplify綜合 綜合后的 TCL 文件如圖 所示。 27 5． IIR 設(shè)計(jì)實(shí)例 IIR 數(shù)字濾波器原理 IIR濾波器差分方程的一般表達(dá)式為： 式中 x(n)為輸入序列 ； y(n)為輸出序列 ； 和 為濾波器系數(shù) 。 IIR 濾波 器具有無限長的單位脈沖響應(yīng)，在結(jié)構(gòu)上存在反饋回路，具有遞歸性，即 IIR 濾波器的輸出不僅與