【正文】 領(lǐng)域中的一種半定制電路，解決了定制電路的不足和原有可編程器件門電路數(shù)有限的缺點(diǎn)。信道編碼器的作用是在信息序列中嵌入冗余碼元，提高其糾錯能力，在有限的信號功率、系統(tǒng)帶寬和硬件復(fù)雜性要求下提高系統(tǒng)的可靠性，因此對硬件速度和精度要求較高。FPGA的集成度很高，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成及其復(fù)雜的時序與邏輯組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域，用于信道編碼器的制作具有很大優(yōu)勢，并且FPGA發(fā)展趨勢是朝著大容量、低電壓、低功耗方向，對于靈巧便攜的移動通信系統(tǒng)更是必不可少。目前針對信道編解碼的研究已經(jīng)比較成熟，各種新的理論也在不斷出現(xiàn)，適用于不同領(lǐng)域的信道編解碼方案也在不斷推出和完善，諸多成果已經(jīng)用于實(shí)踐環(huán)節(jié)。最后分別對三種編碼方式的仿真結(jié)果進(jìn)行評估和對比。第四章 研究Turbo碼編碼理論和設(shè)計思想，并進(jìn)行基于FPGA和MATLAB的設(shè)計以及仿真實(shí)現(xiàn)第五章 研究RS碼編碼理論和設(shè)計思想，并進(jìn)行MATLAB和基于FPGA的仿真實(shí)現(xiàn)。信道編碼的主要目的是消除或降低信息傳輸錯誤概率，從其發(fā)展歷程來看，主要可以分為分組碼和卷積碼兩類。在過去的60年間，信道編碼取得了飛速的發(fā)展，已成為現(xiàn)代通信系統(tǒng)不可或缺的一項標(biāo)準(zhǔn)技術(shù)。雖然性能良好的碼層出不窮，但都是在分組碼和卷積碼的基礎(chǔ)之上構(gòu)建而成的。在數(shù)字通信系統(tǒng)中，發(fā)送端的主要組成部分為信源編碼器、信道編碼器、數(shù)字調(diào)制器。如果信源是模擬信號，則在送入數(shù)字系統(tǒng)傳輸之前需要進(jìn)行采樣和量化等數(shù)字化處理。傳輸信道通常是存在一定的噪聲和衰落，為了抗擊傳輸過程中的各種干擾，通常需要采取一些差錯控制措施。信道編碼的基本思想是將每k個連續(xù)的信息比特分為一組，經(jīng)過適當(dāng)?shù)臄?shù)字運(yùn)算(編碼)后得到那組比特的輸出，這n個比特組成的序列稱為一個碼字。差錯控制碼的基本目標(biāo)是在有限的信號功率、系統(tǒng)帶寬和硬件復(fù)雜性要求下使通信的可靠性最大。調(diào)制器的基本思想是將編碼的數(shù)字序列映射成適合在信道上傳輸?shù)哪M連續(xù)信號。典型的傳輸信道包括有線信道、光纖信道、無線信道、衛(wèi)星信道、磁記錄信道等。信號經(jīng)過信道傳輸后到達(dá)接收端。數(shù)字解調(diào)器的作用是通過對接收的調(diào)制信號序列或傳輸碼字進(jìn)行最優(yōu)估計，然后輸出數(shù)字編碼序列到信道譯碼器。最后信源譯碼器根據(jù)信源編碼準(zhǔn)則將得到的信道譯碼器輸出的編碼信息序列經(jīng)過信源譯碼后，得到信宿。比如在移動通信系統(tǒng)中，GSM系統(tǒng)采用了奇偶校驗(yàn)碼和卷積碼；第三代移動通信系統(tǒng)中，采用了卷積碼和Turbo碼；在衛(wèi)星通信系統(tǒng)中，空間數(shù)據(jù)咨詢委員會(CCSDS)則推薦Turbo碼為遙測標(biāo)準(zhǔn)碼；在計算機(jī)通信中，采用了簡單檢錯碼和循環(huán)碼。在討論信道編碼的基本思想之前，我們要知道信道編碼在工程實(shí)踐中提出的主要技術(shù)指標(biāo)有傳輸速率、差錯率、可靠性與經(jīng)濟(jì)性等。每秒通過信道傳輸?shù)拇a元數(shù)稱為碼元傳輸速率，單位是波特，簡稱波特率。(2)比特傳輸速率 每秒通過信道傳輸?shù)男畔⒘糠Q為比特傳輸率，單位是比特/秒，簡稱比特率。對于二進(jìn)制來說，每個碼元的信息含量為1比特，因此，二進(jìn)制的碼元傳輸速率與比特傳輸速率在數(shù)值上是相等的。2. 差錯率差錯率是衡量傳輸質(zhì)量的重要指標(biāo)之一。(2)比特差錯率 指在傳輸?shù)谋忍乜倲?shù)中發(fā)生差錯的比特數(shù)所占的比例(平均值)，用符號pBE表示。(3)碼組差錯率 指在傳輸?shù)拇a組總數(shù)中發(fā)生差錯的碼組書所占的比例(平均值)?？煽啃允呛饬總鬏斚到y(tǒng)質(zhì)量的又一重要指標(biāo)。了解信道中產(chǎn)生差錯的特點(diǎn)以后，我們來討論信道編碼的基本思想。通常是由二元符號0.、1組成的序列，而且符號1和0是獨(dú)立等概率的。即信道編碼的任務(wù)就是通過構(gòu)造出以最小多余度代價換取最大抗干擾性能的“好碼”，即通過選擇地發(fā)射的數(shù)據(jù)中引入冗余，防止數(shù)據(jù)出現(xiàn)差錯。采用簡單重復(fù)方式增加人為多余度，可以實(shí)現(xiàn)提高抗干擾性，但并不是好的方法。另外，從信源信息序列所對應(yīng)的編碼方式上也可進(jìn)一步劃分為兩種類型：如果將信源的信息序列按照獨(dú)立分組進(jìn)行處理和編碼，則稱為分組碼，否則稱為非分組碼。僅具有發(fā)現(xiàn)差錯功能的檢錯碼，如循環(huán)冗余校驗(yàn)(CRC)碼、自動請求重傳(ARQ)碼等；既有檢錯功能又有糾錯功能的信道編碼，最典型的是混合ARQ，又稱為HARQ。從理論上為信息編碼的研究指出了明確的方向，莫定了糾錯碼的基石。Shannon同時證明了信道容量C取決于傳輸信號的信噪比SNR，C是SNR的增函數(shù)。在信道編碼定理證明過程中引入了三個基本條件:1. 采用隨機(jī)編碼方式2. 碼字長度趨向于無窮大3. 采用最大似然譯碼算法并指出隨機(jī)選擇的碼以很高的概率為好碼。但是這三個條件為今天的信道編譯碼的構(gòu)造和譯碼算法的研究指明了方向。信道編碼的發(fā)展大致可以由以下幾種編碼的產(chǎn)生而分為各個階段。1959年，霍昆格姆(Hocgenghem)和1960年博斯(Bose)及雷1960年P(guān)eterson找到了二元BCH碼的第一個有效算法，從而將它從理論推向?qū)嵱谩?955年，愛里斯(Elias)提出了卷積碼，由于它在編碼過程中充分利用了前后比特的相關(guān)性，因此性能優(yōu)于同等碼率的分組碼，并且在同等碼率和相似的糾錯能力下，卷積碼的實(shí)現(xiàn)要比分組碼簡單。卷積碼在各種通信系統(tǒng)中都得到了廣泛的應(yīng)用。在目前的無線通信系統(tǒng)中，包括衛(wèi)星通信和陸地移動通信系統(tǒng)，很多都采用級聯(lián)碼作為信道編碼方案。針對Shannon信息論指出的信道編碼設(shè)計的第三個要素最大似然譯碼算法，由于其譯碼復(fù)雜度高，不適合工程實(shí)現(xiàn)。但是，Viterbi算法也只適合于約束長度較小的卷積碼和短的或低糾錯能力的分組碼，對于長碼來說，由于其運(yùn)算復(fù)雜度過高，使得實(shí)時譯碼不可實(shí)現(xiàn)。傳統(tǒng)的串行級聯(lián)碼通過犧牲編碼效率來提高譯碼性能，它與shannon 極限之間有著不可逾越的鴻溝。隨機(jī)化思想貫穿編碼的構(gòu)造與譯碼算法的選取原則。在此情況下，即使內(nèi)、外碼間的交織器起到隨機(jī)化構(gòu)造長碼的作用，在譯碼端也沒有利用這一整體隨機(jī)化思想，因此，這里的交織器只起到在外碼譯碼器輸入端將突發(fā)錯誤離散化的作用。之后在1996年，MacKay的對LDPC(低密度校驗(yàn)碼)的研究，使LDPC碼的研究進(jìn)入了新的階段，LDPC碼是基于稀疏隨機(jī)圖來構(gòu)造的。由于LDPC好碼的構(gòu)造比較復(fù)雜，而且現(xiàn)有的置信傳播迭代譯碼算法還比較復(fù)雜，所以工程應(yīng)用很少。ASIC雖然具有成本、可靠性和芯片尺寸上的優(yōu)勢，但是由于靈活性差、投入大和設(shè)計時間長等缺陷的制約，就難以適應(yīng)快變的市場需求。FPGA(Field－Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗(yàn)證的技術(shù)主流。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip－flop)或者其他更加完整的記憶塊。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。 早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。CPLD是一個有點(diǎn)限制性的結(jié)構(gòu)。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點(diǎn)。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊(比如加法器和乘法器)和內(nèi)置的記憶體。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。目前的主流的FPGA是基于查找表(Look Up Table，LUT)技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的功能，并且整合了常用功能的硬塊。 FPGA芯片的內(nèi)部結(jié)構(gòu)FPGA的基本特點(diǎn)主要有： 　　1)采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 　　3)FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的基本設(shè)計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。設(shè)計驗(yàn)證設(shè)計輸入行為仿真綜合設(shè)計實(shí)現(xiàn)功能仿真靜態(tài)時序分析反注解時序仿真電路驗(yàn)證器件編程 FPGA開發(fā)的一般流程 FPGA工具簡介FPGA工具軟件可以分為兩類：一類是FPGA芯片生產(chǎn)商直接提供的集成開發(fā)環(huán)境，如Xilinx公司的Foundation Series ISE、Altera公司的Quartus II，以及Lattice公司為ispLSI器件提供的ispDesignExpert軟件等；另一類是其他專業(yè)的EDA軟件公司提供的輔助軟件工具，統(tǒng)稱為第三方軟件。此外，與芯片結(jié)構(gòu)相關(guān)的設(shè)計和開發(fā)，必須利用集成開發(fā)環(huán)境來完成。因此，在實(shí)際的開發(fā)過程中，對集成環(huán)境的熟悉度和喜好也是選擇芯片的一個重要因素。目前所流行的集成開發(fā)環(huán)境都可以通過命令行和腳本與第三方EDA工具進(jìn)行無縫鏈接，也可以通過網(wǎng)表文件單獨(dú)使用第三方仿真、綜合和調(diào)試工具軟件。輸入設(shè)計輸入是工程設(shè)計的第一步，常用的設(shè)計工具主要包括：代碼編輯器、原理圖編輯器、狀態(tài)機(jī)編輯器、測試文件生成器、IP核生成器等。原理圖設(shè)計輸入方式在早期廣泛應(yīng)用，現(xiàn)已逐漸被HDL語言所代替，僅在有時描述頂層設(shè)計時會用到。狀態(tài)機(jī)編輯器根據(jù)狀態(tài)轉(zhuǎn)移圖來設(shè)計狀態(tài)機(jī)。測試文件生成器輔助用戶設(shè)計來測試激勵文件。IP核的輸入方法是FPGA設(shè)計中的一個重要手段。ISE中的IP核生成器CORE Generator和Quartus II中的Megacore能生成的IP核種類繁多，從簡單的基本設(shè)計到復(fù)雜的處理器設(shè)計一應(yīng)俱全，涉及數(shù)字應(yīng)用的各個方面。目前流行的綜合工具有Synplicity公司的Synplify/Synplify Pro，Xilinx ISE中的內(nèi)嵌工具XST，以及Altera Quartus II中的內(nèi)嵌綜合工具等軟件產(chǎn)品。ModelSim的主要特點(diǎn)如下：它是完成FPGA/ASIC設(shè)計的RTL級和門級電路仿真的首選，采用直接優(yōu)化的編譯技術(shù)Tcl/TK技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供方便和強(qiáng)有力的手段。全面支持VHDL和Verilog語言的IEEE標(biāo)準(zhǔn)，同時支持C/C++功能調(diào)用和調(diào)試，是業(yè)界唯一單一內(nèi)核支持VHDL、Verilog HDL和System C混合仿真的仿真器，同時也支持業(yè)界應(yīng)用最廣泛的標(biāo)準(zhǔn)如Verilog 2001.、System Verilog等。ModelSim最大的特點(diǎn)是其強(qiáng)大的調(diào)試功能：先進(jìn)的數(shù)據(jù)流窗口，可以迅速追蹤到產(chǎn)生不定或錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；先進(jìn)的Signal Spy功能，可以方便的訪問VHDL或VHDL和Verilog混合設(shè)計中的底層信號；支持加密IP；可以實(shí)現(xiàn)與MATLAB中Simulink的聯(lián)合仿真。如果能夠較好的掌握這些工具，將大幅度提高設(shè)計者的能力，縮短設(shè)計周期。實(shí)現(xiàn)的過程主要分為翻譯(Transplate)、映射(Map)和布局布線(Placeamp。一般都必須選擇芯片生產(chǎn)商所提供的工具軟件進(jìn)行實(shí)現(xiàn)。二者都是在20世紀(jì)80年代中期開發(fā)出來的，前者由Gateway Design Automation(GDA)公司開發(fā)，后者由美國軍方研發(fā)。本論文主要使用Verilog HDL語言，故接下來對其進(jìn)行簡單介紹。接下來再利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)的實(shí)現(xiàn)。概括的講，HDL語言包含以下主要特征：HDL語言采用自頂向下的數(shù)字電路設(shè)計方法，主要包括3個領(lǐng)域5 個抽象層次。HDL語言是并行處理的，具有同一時刻執(zhí)行多任務(wù)的能力。一般的高級編程語言是沒有時序概念的，但在硬件電路中從輸入到輸出總是有延時存在的，為了描述這一特征，需要引入時延的概念。自從1983年GDA硬件描述語言公司的Philip Moorby首創(chuàng)了Verilog HDL語言，經(jīng)過數(shù)十年的發(fā)展和進(jìn)一步完善，Verilog HDL的應(yīng)用越來越廣泛。如果按照一定的規(guī)則和風(fēng)格編寫代碼，可以將功能行為模塊通過工具自動轉(zhuǎn)化為門級互聯(lián)的結(jié)構(gòu)模塊。Verilog HDL語言和C語言風(fēng)格有很多的相似之處，學(xué)習(xí)起來比較容易。表21 Verilog HDL語言的表述能力描述級別抽象級別功能描述物理模型行為級系統(tǒng)級用語言提供的高級結(jié)構(gòu)能夠?qū)崿F(xiàn)所設(shè)計模塊外部性能的模型芯片、電路板和物理劃分的子模塊算法級用語言提供的高級功能能夠?qū)崿F(xiàn)算法運(yùn)行的模型部件之間的物理連接，電路板RTL級描述數(shù)據(jù)如何在寄存器之間流動和如何處理、控制這些數(shù)據(jù)流動的模型芯片、宏單元邏輯級門級描述邏輯門和邏輯門之間連接的模型標(biāo)準(zhǔn)單元布圖電路級開關(guān)級描述器件中三極管和存儲節(jié)點(diǎn)以及它們之間連接的模型晶體管布圖Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言。但Verilog HDL和VHDL又有各自的特點(diǎn)，由于Verilog HDL推出較早，因而擁有更廣泛的客戶群體、更豐富的資源。而VHDL需要Ada編程語言基礎(chǔ)，一般需要半年以上的專業(yè)培訓(xùn)才能夠掌握。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型，也稱為模塊，是Verilog